JPS62230224A - 位相同期発振回路 - Google Patents
位相同期発振回路Info
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- JPS62230224A JPS62230224A JP61073362A JP7336286A JPS62230224A JP S62230224 A JPS62230224 A JP S62230224A JP 61073362 A JP61073362 A JP 61073362A JP 7336286 A JP7336286 A JP 7336286A JP S62230224 A JPS62230224 A JP S62230224A
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- JP
- Japan
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- signal
- clock signal
- phase
- output
- counter
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、同期端局装置のデータ受信部においてＬＣ
同調回路などによシデータから抽出したクロック信号に
ビット同期した安定したクロック信号を生成する位相同
期発振回路に関するものである。
同調回路などによシデータから抽出したクロック信号に
ビット同期した安定したクロック信号を生成する位相同
期発振回路に関するものである。
第３図は従来の位相同期発振回路の構成図であり１図に
おいて（１）はクロック信号入力端子。
おいて（１）はクロック信号入力端子。
（２）はクロック信号出力端子、（３）は位相比較器。
（ｌ［９はチャージポンプ、 （１７＋はローパスフィ
ルタ。
ルタ。
ａａは電圧制御水晶発振回路、 （１９は分周回路であ
る。
る。
クロック信号入力端子（１１より入力されるクロック信
号は位相比較器（３）において電圧制御水晶発振器ａ８
の出力信号を分周回路α１で分周して得られる出力クロ
ック信号と位相比較される。位相比較器（３）は、入力
クロック信号と出力クロック信号の立ち下がりの位相を
比較し１位相の進み、遅れに対応した２つの位相誤差信
号を出力し、チャージポンプ←ｅｔ−駆動する。チャー
ジポンプ顧では位相の進み、遅れに応じてＨｉｇｈ及び
Ｌｏｗレベルの信号を出力し、この出力信号をローパス
フィルタｒ１７１でＦ波することにより電圧制御水晶発
振器＋１８の発振周波数を制御する直流電圧が得られる
。人力クロック信号の位相に対して出力クロック信号の
位相が遅れている場合には、チャージポンプ（ＬＱから
Ｈｉ ｇ ｈレベルの信号が出力されるためローパスフ
ィルタαＤの出力電圧のレベルが上がり電圧制御水晶発
振器ａεの発振周波数が増加する。このため、入力クロ
ック信号と出力クロック信号の位相差が小さくなる。一
方、入力クロック信号の位相に対して出力クロック信号
の位相が進んでいる場合には、チャージポンプ（１４９
からＬｏｗ レベルの信号が出力され、ローパスフィル
タ＋ｌηの出力電圧のレベルが下がり電圧制御水晶発振
器α秒の発振周波数が減少する。この場合にも入力クロ
ック信号と出力クロック信号の位相差が小さくなる。
号は位相比較器（３）において電圧制御水晶発振器ａ８
の出力信号を分周回路α１で分周して得られる出力クロ
ック信号と位相比較される。位相比較器（３）は、入力
クロック信号と出力クロック信号の立ち下がりの位相を
比較し１位相の進み、遅れに対応した２つの位相誤差信
号を出力し、チャージポンプ←ｅｔ−駆動する。チャー
ジポンプ顧では位相の進み、遅れに応じてＨｉｇｈ及び
Ｌｏｗレベルの信号を出力し、この出力信号をローパス
フィルタｒ１７１でＦ波することにより電圧制御水晶発
振器＋１８の発振周波数を制御する直流電圧が得られる
。人力クロック信号の位相に対して出力クロック信号の
位相が遅れている場合には、チャージポンプ（ＬＱから
Ｈｉ ｇ ｈレベルの信号が出力されるためローパスフ
ィルタαＤの出力電圧のレベルが上がり電圧制御水晶発
振器ａεの発振周波数が増加する。このため、入力クロ
ック信号と出力クロック信号の位相差が小さくなる。一
方、入力クロック信号の位相に対して出力クロック信号
の位相が進んでいる場合には、チャージポンプ（１４９
からＬｏｗ レベルの信号が出力され、ローパスフィル
タ＋ｌηの出力電圧のレベルが下がり電圧制御水晶発振
器α秒の発振周波数が減少する。この場合にも入力クロ
ック信号と出力クロック信号の位相差が小さくなる。
以上の動作を繰シ返すことにより、入力クロック信号に
ビット同期した出力クロック信号が得られる。
ビット同期した出力クロック信号が得られる。
人力クロック信号どして例えば受信データからＬＣ同調
回路により抽出したクロック信号を考えると受信データ
のバタンによるジッタが生じ、従来の位相同期発振回路
ではこのジッタが出力クロック信号に伝搬するという問
題点があった。また、従来の位相同期発振回路は、アナ
ログ回路で構成されているため調整が必要になるという
問題点があった。
回路により抽出したクロック信号を考えると受信データ
のバタンによるジッタが生じ、従来の位相同期発振回路
ではこのジッタが出力クロック信号に伝搬するという問
題点があった。また、従来の位相同期発振回路は、アナ
ログ回路で構成されているため調整が必要になるという
問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、入力クロック信号にジッタが含まれている場
合にも出力クロック信号へのジッタの伝搬が抑えられ、
無調整で安定に動作できる位相同期発振回路を得ること
を目的とする。
たもので、入力クロック信号にジッタが含まれている場
合にも出力クロック信号へのジッタの伝搬が抑えられ、
無調整で安定に動作できる位相同期発振回路を得ること
を目的とする。
この発明に係る位相同期発振回路ではデジタル回路のみ
で回路を構成することによ多回路を無調整化し、また、
入力クロック信号と出力クロック信号の位相差を進み、
遅れのそれぞれに対応してカウントし、カウント値の１
／２だけ出力クロック信号の位相を補正することにより
出力クロック信号へのジッタの伝搬を軽減している〔作
用〕 この発明において人力クロック信号と出力クロック信号
の位相差は位相比較器から進み、遅れのそれぞれに対応
したパルス信号として出力さね、そのパルス幅の大きさ
がカウントされる。一方、出力クロック信号は水晶発振
器の出力信号を分周した信号であるから分周に用いるカ
ウンタを上記カウント値及び位相の進み、遅れの状態に
応じた値にプリセットすることにより出力クロック信号
の位相を入力クロック信号の位相に合わせることができ
る。ここで上記カウント値と同じ量だけ出力クロック信
号の位相を補正すると、入力クロック信号にジッタが含
まれ−でいる場合、入力クロック信号の位相変動が直接
出力クロック信号に伝搬してしまう。そこで１本発明で
は出力クロック信号の位相の補正量を上記カウント値の
％とじ、入力クロック信号に含まれるジッタの出力クロ
ック信号への伝搬量を％に軽減している。
で回路を構成することによ多回路を無調整化し、また、
入力クロック信号と出力クロック信号の位相差を進み、
遅れのそれぞれに対応してカウントし、カウント値の１
／２だけ出力クロック信号の位相を補正することにより
出力クロック信号へのジッタの伝搬を軽減している〔作
用〕 この発明において人力クロック信号と出力クロック信号
の位相差は位相比較器から進み、遅れのそれぞれに対応
したパルス信号として出力さね、そのパルス幅の大きさ
がカウントされる。一方、出力クロック信号は水晶発振
器の出力信号を分周した信号であるから分周に用いるカ
ウンタを上記カウント値及び位相の進み、遅れの状態に
応じた値にプリセットすることにより出力クロック信号
の位相を入力クロック信号の位相に合わせることができ
る。ここで上記カウント値と同じ量だけ出力クロック信
号の位相を補正すると、入力クロック信号にジッタが含
まれ−でいる場合、入力クロック信号の位相変動が直接
出力クロック信号に伝搬してしまう。そこで１本発明で
は出力クロック信号の位相の補正量を上記カウント値の
％とじ、入力クロック信号に含まれるジッタの出力クロ
ック信号への伝搬量を％に軽減している。
以下、この発明の一実施例を図について説明する。第１
図において（１）はクロック信号入力端子、（２）はク
ロック信号出力端子、（３）は位相比較器、 ＋４１
、 （５１はインバータ、（６）はＲＳフリップフロッ
プ、 （７１、（ｓ）はカウンタ、（９）は減算器、開
は加算器、（１１１，αっけセレクタ、α騰は水晶発振
器。
図において（１）はクロック信号入力端子、（２）はク
ロック信号出力端子、（３）は位相比較器、 ＋４１
、 （５１はインバータ、（６）はＲＳフリップフロッ
プ、 （７１、（ｓ）はカウンタ、（９）は減算器、開
は加算器、（１１１，αっけセレクタ、α騰は水晶発振
器。
ｔｉ４は分周用のカウンタ、α惇はカウンタＩの出力信
号から各種の制御信号を生成する信号生成回路である。
号から各種の制御信号を生成する信号生成回路である。
また、第２図は第１図に示す回路の動作を説明するため
の回路各部の波形図であり、（Ａ）〜（６）は第１図中
の対応する記号の導線上のそれぞ、れの波形を表わす。
の回路各部の波形図であり、（Ａ）〜（６）は第１図中
の対応する記号の導線上のそれぞ、れの波形を表わす。
クロック入力端子（１１より入力される入力クロック信
号（財）は位相比較器（３）において出力クロック信号
（ト）と位相比較され９位相の進み及び遅れに対、応す
る位相誤差信号毘■のパルス幅がそれぞれカウンタ（７
）及び（８）でカウントされる。また９年相比較器（３
）の各出力信号はＲＳフリップフロップ（６）のセット
端子及びリセット端子に加えられ、出力クロック信号（
ト）の位相が入力クロック信号針）に対し遅れている場
合はＬｏｗレベル、進んでいる場合にはＨｉｇｈレベル
となる信号■がフリップフロップ（６）より出力される
。水晶発振器α′５の出力信号（５）をカウンタＯａに
おいて１／１６分周した信号を出力クロック信号■とす
ると、信号（Ａ）を用いてカウンタ（７）及び（８）全
動作させた場合９位相誤差信号■）及び（財）のパルス
幅は出力クロック信号（６））の１周期の１７１６の精
度でカウントされ、進み及び遅れに対応する位相差がそ
れぞれ４ビツトの信号で出力される。カウンタ（７）の
４ビツトの出力信号のうち上位の３ビツトの信号■を減
算器（９）の入力信号の下位３ビツトに入力し、最上位
の入力信号＠ ｎ Ｑ Ｉｊとすることにより減算器（
９）にはカウンタ（７）の出力値の％の値が入力される
ことになる。減算器（９）ではこの値を定数”１ｏｏｏ
“から引いた結果を４ビツトの信号■で出力している。
号（財）は位相比較器（３）において出力クロック信号
（ト）と位相比較され９位相の進み及び遅れに対、応す
る位相誤差信号毘■のパルス幅がそれぞれカウンタ（７
）及び（８）でカウントされる。また９年相比較器（３
）の各出力信号はＲＳフリップフロップ（６）のセット
端子及びリセット端子に加えられ、出力クロック信号（
ト）の位相が入力クロック信号針）に対し遅れている場
合はＬｏｗレベル、進んでいる場合にはＨｉｇｈレベル
となる信号■がフリップフロップ（６）より出力される
。水晶発振器α′５の出力信号（５）をカウンタＯａに
おいて１／１６分周した信号を出力クロック信号■とす
ると、信号（Ａ）を用いてカウンタ（７）及び（８）全
動作させた場合９位相誤差信号■）及び（財）のパルス
幅は出力クロック信号（６））の１周期の１７１６の精
度でカウントされ、進み及び遅れに対応する位相差がそ
れぞれ４ビツトの信号で出力される。カウンタ（７）の
４ビツトの出力信号のうち上位の３ビツトの信号■を減
算器（９）の入力信号の下位３ビツトに入力し、最上位
の入力信号＠ ｎ Ｑ Ｉｊとすることにより減算器（
９）にはカウンタ（７）の出力値の％の値が入力される
ことになる。減算器（９）ではこの値を定数”１ｏｏｏ
“から引いた結果を４ビツトの信号■で出力している。
また、加算器員にも同様にしてカウンタ（８）の出力値
のＨの値を入力し、定数” １００１ ″と加算した結
果ｆ４ビットの信号０）で出力している。信号（へ）及
び（ＯはセレクタＱｌｌに入力され、信号（６）をセレ
クタの選択制御信号とすることにより出力クロック信号
（６）の位相が入力クロック信号■の位相より進んでい
る場合には選択出力信号（Ｐ）と（７て信号Ｎが選ばれ
、逆に出力クロック信号追）の位相が入力クロック信号
（ト）の位相より遅れている場合には選択出力信号（Ｐ
）として信号０）が選ばれる。一方、信号（５）を１／
１６分周しているカウンタα荀からは、出力クロック信
号（ト）も含めた４ビツトの信号ＣＢ）、（Ｃ）、■）
、（５）が出力されており、信号（Ｂ）は信号（Ａ）を
％分周、信号（Ｃ）は１／４分周、信号０はＩＡ分周し
た信号である。信号生成回路α噴では、カウンタ（Ｌ４
の４ビツトの出力値ヲ読んで出力値が信号（Ｂ）；”１
”、信号（Ｃ）＝ １ ″、信号■＝“１″、信号■）
＝″ｏ”となる時にＬｏｗ レベルとなる信号（Ｉ）と
出力値が信号（Ｂ）＝”０″、信号（Ｃ１＝ ０ ″、
倍信号Ｄ）＝ ″０″、信号（Ｅ）＝ ｎ １ ｎとな
る時にＬｏｗ レベルとなる信号（Ｊ） ′？：出力
する。信号（Ｉ）及び信号（Ｊ）はセレクトｕに人力さ
れるとともに信号（Ｉ）はカウンタ（７）のリセット端
子、信号（Ｊ）はカウンタ（８）のリセット端子へ加え
られる。オた。セレクタａりでは信号（６）を選択制御
信号とすることにより、出力クロック信号（ト）の位相
が入力クロック信号■の位相よりも進んでいる場合には
信号（Ｉ）を選択し、逆に出力クロック毎号（ト）の位
相が入力クロック信号（ト）の位相よりも遅れている場
合には信号（Ｊ）を選択している。また、セレクタ（１
３の出力信号（Ｑｌは、カウンタ（１４′！ｉ７ブリセ
ツトするためのロード端子に加えられ、カウンタＩのプ
リセット時に設定される値を決める４ビ□ツトの入力端
子には、セレクタ（Ｉηからの４ビツトの出力信号Ｐ）
が入力されている。以上のような構成をとることによシ
１例えば、第２図に示すように入力クロック信号（ト）
と出力クロック信号（ト）の立ち下がりに信号囚でかぞ
えて４タイムスロット分の位相差があり、出力クロック
信号（ト）の位相が入力クロック信号（ト）の位相より
も進んでいる場合には、信号ＣＧ）に位相差に相蟲する
パルス幅のパルス信号が生じ、信号（Ｇ）がカウンタ（
７）のイネーブル端子に加えられることにより４タイム
スロット分の位相差がカウントされ、カウンタ（７）か
らの４ビツトの出力信号は０１００ ″ となる。減
算器（９）ではこの出力信号” ０１００ ” の上位
３ビツトを下位３ビツトにシフトした信号″００１０
″を定数“１０００ ″ から引いて４ビツトの信号Ｎ
＝ ” ０１１０ ″ が出力される。信号■は、信
号■がＨｉ ｇｈレベルとなっているためにセレクタａ
υよシ出力され、カウンタＩのプリセット時に設定され
る値を決める４ビツトの入力端子に加えられる。一方、
信号生成回路（１ツでは。
のＨの値を入力し、定数” １００１ ″と加算した結
果ｆ４ビットの信号０）で出力している。信号（へ）及
び（ＯはセレクタＱｌｌに入力され、信号（６）をセレ
クタの選択制御信号とすることにより出力クロック信号
（６）の位相が入力クロック信号■の位相より進んでい
る場合には選択出力信号（Ｐ）と（７て信号Ｎが選ばれ
、逆に出力クロック信号追）の位相が入力クロック信号
（ト）の位相より遅れている場合には選択出力信号（Ｐ
）として信号０）が選ばれる。一方、信号（５）を１／
１６分周しているカウンタα荀からは、出力クロック信
号（ト）も含めた４ビツトの信号ＣＢ）、（Ｃ）、■）
、（５）が出力されており、信号（Ｂ）は信号（Ａ）を
％分周、信号（Ｃ）は１／４分周、信号０はＩＡ分周し
た信号である。信号生成回路α噴では、カウンタ（Ｌ４
の４ビツトの出力値ヲ読んで出力値が信号（Ｂ）；”１
”、信号（Ｃ）＝ １ ″、信号■＝“１″、信号■）
＝″ｏ”となる時にＬｏｗ レベルとなる信号（Ｉ）と
出力値が信号（Ｂ）＝”０″、信号（Ｃ１＝ ０ ″、
倍信号Ｄ）＝ ″０″、信号（Ｅ）＝ ｎ １ ｎとな
る時にＬｏｗ レベルとなる信号（Ｊ） ′？：出力
する。信号（Ｉ）及び信号（Ｊ）はセレクトｕに人力さ
れるとともに信号（Ｉ）はカウンタ（７）のリセット端
子、信号（Ｊ）はカウンタ（８）のリセット端子へ加え
られる。オた。セレクタａりでは信号（６）を選択制御
信号とすることにより、出力クロック信号（ト）の位相
が入力クロック信号■の位相よりも進んでいる場合には
信号（Ｉ）を選択し、逆に出力クロック毎号（ト）の位
相が入力クロック信号（ト）の位相よりも遅れている場
合には信号（Ｊ）を選択している。また、セレクタ（１
３の出力信号（Ｑｌは、カウンタ（１４′！ｉ７ブリセ
ツトするためのロード端子に加えられ、カウンタＩのプ
リセット時に設定される値を決める４ビ□ツトの入力端
子には、セレクタ（Ｉηからの４ビツトの出力信号Ｐ）
が入力されている。以上のような構成をとることによシ
１例えば、第２図に示すように入力クロック信号（ト）
と出力クロック信号（ト）の立ち下がりに信号囚でかぞ
えて４タイムスロット分の位相差があり、出力クロック
信号（ト）の位相が入力クロック信号（ト）の位相より
も進んでいる場合には、信号ＣＧ）に位相差に相蟲する
パルス幅のパルス信号が生じ、信号（Ｇ）がカウンタ（
７）のイネーブル端子に加えられることにより４タイム
スロット分の位相差がカウントされ、カウンタ（７）か
らの４ビツトの出力信号は０１００ ″ となる。減
算器（９）ではこの出力信号” ０１００ ” の上位
３ビツトを下位３ビツトにシフトした信号″００１０
″を定数“１０００ ″ から引いて４ビツトの信号Ｎ
＝ ” ０１１０ ″ が出力される。信号■は、信
号■がＨｉ ｇｈレベルとなっているためにセレクタａ
υよシ出力され、カウンタＩのプリセット時に設定され
る値を決める４ビツトの入力端子に加えられる。一方、
信号生成回路（１ツでは。
カウンタａ４の４ビツトの出力信号が” ０１１１ ″
となった時点で信号（Ｉ）にパルスが生じ、信号（６）
がＨｉｇｈレベルであるから信号（Ｉ） ｌｄセレクタ
ａ２を介してカウンタＩのロード端子に加えられる。こ
のため、カウンタＩは信号（Ｉ）により信号（へ）の値
″０１１０ ″ にプリセットされ、第２図に示すよう
に出力クロック信号（Ｑの立ち下がりの位相が２タイム
スロツトだけ遅れて出力クロック信号（口の位相は、は
じめの位相差４タイムスロツトの１／２だけ補正される
。信号（Ｉｊは、カウンタ（１４）ｆプリセットすると
同時にカウンタ（７）ヲリセツトしているが、カウンタ
（７）のリセットを信号囚に同期させてかけることによ
り信号Ｎの値″０１１０“がカウンタ（１４にプリセッ
トされたのちに信号（へ）の値が１０００” にリセッ
トされる。
となった時点で信号（Ｉ）にパルスが生じ、信号（６）
がＨｉｇｈレベルであるから信号（Ｉ） ｌｄセレクタ
ａ２を介してカウンタＩのロード端子に加えられる。こ
のため、カウンタＩは信号（Ｉ）により信号（へ）の値
″０１１０ ″ にプリセットされ、第２図に示すよう
に出力クロック信号（Ｑの立ち下がりの位相が２タイム
スロツトだけ遅れて出力クロック信号（口の位相は、は
じめの位相差４タイムスロツトの１／２だけ補正される
。信号（Ｉｊは、カウンタ（１４）ｆプリセットすると
同時にカウンタ（７）ヲリセツトしているが、カウンタ
（７）のリセットを信号囚に同期させてかけることによ
り信号Ｎの値″０１１０“がカウンタ（１４にプリセッ
トされたのちに信号（へ）の値が１０００” にリセッ
トされる。
信号（Ｉ）には２タイムスロツト後に再びパルスが生じ
てカウンタ０４がプリセットされるが、この時信号（へ
）はすでに“１０００” にリセットされているので出
力クロック信号（ト）には位相の変化はない。また、第
２図に示すように入力クロック信号いと出力クロック信
号■の立ち下がりに信号囚でかぞえて３タイムスロット
分の位相差があり、出力クロック信号（ト）の位相が入
力クロック信号■の位相よりも遅れている場合には、信
号０に位相差に相当するパルス幅のパルス信号が生じ、
信号０がカウンタ（８）のイネーブル端子に加えられる
ことによシ３タイムスロット分の位相差がカウントされ
、カウンタ（８）からの４ビチ ットの出力信号は＃００１１＃ となる。加算器ａ１
では、この出力信号”００１１“の上位３ビツトを下位
３ビツトにシフトした信号’０００１” を定数″１０
０１ ″ に加算して４ビツトの信号（０）＝”１０１
０” が出力される。信号（０）は信号（６）がＬＯＷ
レベルとなっているためセレクタＩより出力され、カウ
ンタＩのプリセット時に設定される値を決める４ビツト
の入力端子に加えられる。一方、信号生成回路（Ｉ９で
は、カウンタα４の４ビツトの出力信号が“１ｏｏｏ″
となった時点で信号（、Ｉにパルスが生じ、信号（
６）がＬｏｗ レベルであるから信号（Ｊ）はセレク
タｔｉノを介してカウンタＩのロード端子に加えられる
。このため、カウンタＩは信号（Ｊ）により信号（Ｑの
値″１０１０”にプリセットされ、第２図に示すように
出力クロック信号（ト）の立ち下が９の位相が１タイム
スロツトだけ進むので出力クロック信号の位相は、はじ
めの位相差３タイムスロツトの月だけ補正される。この
ように、入力クロック信号（Ｆ）と出力クロック信号（
ト）の位相差が信号囚でかぞえて奇数タイムスロット＝
（２ｎ＋１ ） タイムスロットある場合には９位
相の補正量はｎタイムスロットとなる。また、信号（Ｊ
）はカウンタ（１４１’にプリセットすると同時にカウ
ンタ（８）ラリセットしているが、カウンタ（８）のリ
セットを信号（ト）に同期させてかけることにより信号
０）の値“１０１０”がカウンタＩにプリセットされた
のちに信号（０）の値が１１００１’ にリセットされ
る。
てカウンタ０４がプリセットされるが、この時信号（へ
）はすでに“１０００” にリセットされているので出
力クロック信号（ト）には位相の変化はない。また、第
２図に示すように入力クロック信号いと出力クロック信
号■の立ち下がりに信号囚でかぞえて３タイムスロット
分の位相差があり、出力クロック信号（ト）の位相が入
力クロック信号■の位相よりも遅れている場合には、信
号０に位相差に相当するパルス幅のパルス信号が生じ、
信号０がカウンタ（８）のイネーブル端子に加えられる
ことによシ３タイムスロット分の位相差がカウントされ
、カウンタ（８）からの４ビチ ットの出力信号は＃００１１＃ となる。加算器ａ１
では、この出力信号”００１１“の上位３ビツトを下位
３ビツトにシフトした信号’０００１” を定数″１０
０１ ″ に加算して４ビツトの信号（０）＝”１０１
０” が出力される。信号（０）は信号（６）がＬＯＷ
レベルとなっているためセレクタＩより出力され、カウ
ンタＩのプリセット時に設定される値を決める４ビツト
の入力端子に加えられる。一方、信号生成回路（Ｉ９で
は、カウンタα４の４ビツトの出力信号が“１ｏｏｏ″
となった時点で信号（、Ｉにパルスが生じ、信号（
６）がＬｏｗ レベルであるから信号（Ｊ）はセレク
タｔｉノを介してカウンタＩのロード端子に加えられる
。このため、カウンタＩは信号（Ｊ）により信号（Ｑの
値″１０１０”にプリセットされ、第２図に示すように
出力クロック信号（ト）の立ち下が９の位相が１タイム
スロツトだけ進むので出力クロック信号の位相は、はじ
めの位相差３タイムスロツトの月だけ補正される。この
ように、入力クロック信号（Ｆ）と出力クロック信号（
ト）の位相差が信号囚でかぞえて奇数タイムスロット＝
（２ｎ＋１ ） タイムスロットある場合には９位
相の補正量はｎタイムスロットとなる。また、信号（Ｊ
）はカウンタ（１４１’にプリセットすると同時にカウ
ンタ（８）ラリセットしているが、カウンタ（８）のリ
セットを信号（ト）に同期させてかけることにより信号
０）の値“１０１０”がカウンタＩにプリセットされた
のちに信号（０）の値が１１００１’ にリセットされ
る。
なお、上記実施例では、出力クロック信号（ト）を得る
ためのカウンタＩの分局比を１／１６としたが、水晶発
振器０の発振周波数を高くすることにより一般Ｉ／ｃ３
Ａｎとしてもよく１分局比が高いはど入力クロック信号
□□□と出力クロック信号（ト）の位相を精度良く合わ
せることができる。
ためのカウンタＩの分局比を１／１６としたが、水晶発
振器０の発振周波数を高くすることにより一般Ｉ／ｃ３
Ａｎとしてもよく１分局比が高いはど入力クロック信号
□□□と出力クロック信号（ト）の位相を精度良く合わ
せることができる。
以上のように、この発明によれば出力クロック信号の位
相の補正量を実際の位相差の％とすることにより、入力
クロック信号にジッタが含まれている場合、１回の位相
の補正における出力クロック信号の位相の変動量が入力
クロック信号の位相の変動量の％となシ、その結果、出
力クロック信号へのジッタの伝搬を軽減する効果がある
。
相の補正量を実際の位相差の％とすることにより、入力
クロック信号にジッタが含まれている場合、１回の位相
の補正における出力クロック信号の位相の変動量が入力
クロック信号の位相の変動量の％となシ、その結果、出
力クロック信号へのジッタの伝搬を軽減する効果がある
。
第１図はこの発明の一実施例による位相同期発振回路の
構成図、第２図は第１図に示す回路の各部の波形図、第
３図は従来の位相同期発振回路の構成図である。（３）
は位相比較器、 （４１、（５１はインバータ、（６）
はＲＳフリップフロップ、（７）、 （Ｂ） 、 （１
４はカウンタ、（９）は減算器、（１Ｇは加算器、αｎ
、ａｓはセレクタ、（Ｉ３は水晶発振器、 ＋１！９は
信号生成回路。 なお９図中、同一符号は同一、又は相当部分を示す。
構成図、第２図は第１図に示す回路の各部の波形図、第
３図は従来の位相同期発振回路の構成図である。（３）
は位相比較器、 （４１、（５１はインバータ、（６）
はＲＳフリップフロップ、（７）、 （Ｂ） 、 （１
４はカウンタ、（９）は減算器、（１Ｇは加算器、αｎ
、ａｓはセレクタ、（Ｉ３は水晶発振器、 ＋１！９は
信号生成回路。 なお９図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 入力クロック信号にビット同期したクロック信号を生成
する位相同期発振回路において、入力クロック信号と出
力クロック信号の位相差をカウントし、位相の進み、遅
れに応じて出力クロック信号の位相を上記カウント値の
１／２だけ補正することにより入力クロック信号に含ま
れるジッタの出力クロック信号への伝搬を軽減している
ことを特徴とする位相同期発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61073362A JPS62230224A (ja) | 1986-03-31 | 1986-03-31 | 位相同期発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61073362A JPS62230224A (ja) | 1986-03-31 | 1986-03-31 | 位相同期発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62230224A true JPS62230224A (ja) | 1987-10-08 |
Family
ID=13515984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61073362A Pending JPS62230224A (ja) | 1986-03-31 | 1986-03-31 | 位相同期発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62230224A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107230A (ja) * | 1986-10-24 | 1988-05-12 | Hitachi Ltd | デイジタルｐｌｌ回路 |
| JPH01243620A (ja) * | 1988-03-24 | 1989-09-28 | Nec Corp | ディジタル位相同期発振器 |
| JPH01243621A (ja) * | 1988-03-24 | 1989-09-28 | Nec Corp | ディジタル位相同期発振器 |
| US6133770A (en) * | 1997-11-28 | 2000-10-17 | Nec Corporation | Phase locked loop circuit |
-
1986
- 1986-03-31 JP JP61073362A patent/JPS62230224A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107230A (ja) * | 1986-10-24 | 1988-05-12 | Hitachi Ltd | デイジタルｐｌｌ回路 |
| JPH01243620A (ja) * | 1988-03-24 | 1989-09-28 | Nec Corp | ディジタル位相同期発振器 |
| JPH01243621A (ja) * | 1988-03-24 | 1989-09-28 | Nec Corp | ディジタル位相同期発振器 |
| US6133770A (en) * | 1997-11-28 | 2000-10-17 | Nec Corporation | Phase locked loop circuit |
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