JPH0124373B2 - - Google Patents

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JPH0124373B2
JPH0124373B2 JP56113224A JP11322481A JPH0124373B2 JP H0124373 B2 JPH0124373 B2 JP H0124373B2 JP 56113224 A JP56113224 A JP 56113224A JP 11322481 A JP11322481 A JP 11322481A JP H0124373 B2 JPH0124373 B2 JP H0124373B2
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delay time
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Description

【発明の詳細な説明】 この発明は例えば各種のタイミング信号を発生
させる場合に用いられる遅延回路に関し、特に敏
速且つ正確に遅延回路の遅延時間を所定の値に設
定することができる遅延回路を提供するにある。
例えば半導体メモリ等の動作を試験する装置に
おいては各種の位相を持つタイミング信号が必要
とされる。このような場合第１図に示すように共
通のパルス発生器１から複数の可変遅延回路２
ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆに基準クロツ
クPa（第２図Ａ）を与え、各可変遅延回路２ａ〜
２ｆより第２図Ｂ〜Ｇに示すような各位相を持つ
遅延パルスPb〜Pgを得、この各遅延パルスPb〜
Pgをそれぞれメモリ試験用のタイミング信号と
して利用するものである。
可変遅延回路２ａ〜２ｆは第３図に示すように
例えばポテンシヨメータ３によつて電圧を変化さ
せることによりその遅延量を変化させることがで
きるように構成される。入力端子４と出力端子５
の間には切換回路６が設けられ、切換回路６によ
つて遅延量ゼロの状態と遅延回路７によつて遅延
を与える状態とに切換ることができるようにして
いる。実際にはこのような可変遅延回路が多段縦
続接続され、各段の遅延回路７の遅延時間に重み
付けを付し、その重み付けされた遅延回路７を適
宜に直列接続する如く選択することにより大略の
遅延時間を得、その遅延時間の微細な調整は各遅
延回路７のポテンシヨメータ３で調整している。
従来はこの調整を行なう場合、遅延を与えてい
ない基準パルスと、遅延を与えたパルスとをオシ
ログラフに描かせ、陰極線管に表示された二つの
波形から遅延量を測定し、その遅延量が所望の遅
延量となるようにポテンシヨメータ３を調整して
いる。
このように遅延量をオシログラフで測定してい
るためその測定精度はオシログラフの精度に依存
し、更に読取誤差も含まれるため遅延量の測定は
精度よく行なわれていない。また各遅延回路２ａ
〜２ｆをそれぞれ調整しなければならないためそ
の調整に時間が掛る欠点もある。
この発明の目的は敏速且つ正確に遅延時間を設
定することができる遅延回路を提供するにある。
この発明では遅延時間を設定すべき遅延回路の
遅延出力を必要に応じて帰還することができるよ
うに構成し、その帰還によるループを発振させ、
その発振周期を測定し、また遅延回路を含まない
帰還ループの発振周期を測定し、これら二つの測
定値の差と設定値とを比較し、その差がゼロとな
るように可変遅延回路に制御電圧を与える。
よつてこの発明によれば敏速且つ正確に遅延時
間を設定できる。
以下にこの発明の一実施例を詳細に説明する。
第４図はこの発明の一実施例を示す。図中第３図
と対応する部分には同一符号を付してその重複説
明は省略する。この考案においては切換回路６の
他に入力側にも切換回路８を設け、この切換回路
８によつて出力端子５に出力される遅延パルスを
入力側に帰還できるように構成する。帰還回路に
は単安定マルチバイブレータ９が設けられ、オア
ゲート１１を通じて遅延パルスを与える。単安定
マルチバイブレータ９の出力は切換回路８を通じ
て遅延回路７に与える。１２はスタートパルス発
生器、１３は制御器である。
制御器１３により切換回路８と６を制御するこ
とにより入力端子４から遅延回路７−出力端子５
に通ずる状態と、入力端子４から直接出力端子５
に通ずる状態と、切換回路８から直接切換回路６
に通過し、オアゲート１１と単安定マルチバイブ
レータ９によつて第１閉ループを構成する状態と
遅延回路７−切換回路−オアゲート１１−単安定
マルチバイブレータ９−切換回路８−遅延回路７
によつて構成される第２閉ループ状態に切換るこ
とができる。
先ず第１閉ループを構成している状態において
スタートパルス発生器１２からスタートパルスを
与えることにより単安定マルチバイブレータ９か
らパルスを発生させる。このパルスを第１閉ルー
プに供給することにより第１閉ループはこれを構
成する各回路素子の遅延時間に相当する周期で発
振する。この発振周期をカウンタ１４により測定
し、その周期をT1として演算手段１５に記憶す
る。次に第２閉ループを構成する状態に切換え、
再びスタートパルスを与える。このスタートパル
スを与えると、第２閉ループは発振状態となる。
この第２閉ループは遅延回路７を含むためその発
振周期T2は長い。この発振周期T2をカウンタ１
４により計測し演算手段１５に供給する。
演算手段１５はT2−T1を演算し、そのT2−T1
と設定すべき遅延時間T3とを比較し、その差が
ゼロとなるように遅延回路７の制御手段１７を制
御する。この例では制御手段１７をデイジタルメ
モリ１７ａとＤ−Ａコンバータ１７ｂによつて構
成した場合を示す。つまり演算器１５から出力さ
れるデイジタル値がメモリ１７ａに入力され、メ
モリ１７ａの読出出力がＤ−Ａコンバータ１７ｈ
でアナログ電圧に変換され、そのアナログ電圧が
遅延回路７に与えられ、このアナログ電圧により
遅延回路７の遅延時間を規定する。
よつてT1−T2と設定値T3とが一致するように
制御系が動作することにより遅延回路７の遅延時
間は直ちに所望の設定値T3に設定される。
以上説明したようにこの発明によれば、遅延回
路７を含む閉ループと遅延回路７を含まない閉ル
ープを形成し、この二つの閉ループを発振させる
ことにより遅延回路７の直の遅延時間T2−T1を
得るようにし、遅延時間T2−T1と設定値T3とを
比較し、その比較結果がゼロとなるように制御ル
ープを動作させるから、極く短時間に遅延回路７
の遅延時間を所望の値に設定することができる。
またカウンタ１４の計測値と設定値T3との比較
はデイジタル的に比較するからその比較精度は高
い。よつて遅延回路７の遅延時間は精度よく設定
できる。更に設定が終了した状態で演算手段１５
をメモリ１７ａから切離すことによりメモリ１７
ａはその設定値を保持し続けるため、遅延回路７
は設定状態を長期にわたつて保持することができ
る。
尚第４図では一つの遅延回路だけを示したが、
実際は第１図に示したように多くの可変遅延回路
２ａ〜２ｆが存在する。設定が終了した状態では
カウンタ１４と演算器１５は切離され、他の系の
設定手段として流用することができる。
また上述では遅延回路７としてアナログ電圧に
よつて遅延時間を変化させる形式のものを説明し
たがデイジタル信号によつて遅延時間を設定でき
る形式の遅延回路もある。このような形式の遅延
回路を用いる場合にはＤ−Ａ変換器１７ｂを省略
することができ、メモリ１７ａの出力によつて直
接制御することができる。
【図面の簡単な説明】
第１図は遅延回路の応用例を示す接続図、第２
図はその動作を説明するための波形図、第３図は
従来の遅延回路の遅延時間を設定する方法を説明
するための接続図、第４図はこの発明の一実施例
を示す接続図である。 ７……遅延回路、６，８……切換回路、１４…
…発振周期を測定するカウンタ、１５……演算手
段、１７……制御手段。

Claims (1)

  1. 【特許請求の範囲】 １ 外部信号により遅延量を制御できる遅延回路
    と、 その遅延回路を含む経路と含まない経路とを切
    換える切換手段と、 そのいずれかの経路の出力を入力に帰還させそ
    の帰還ループにより定まる発振信号の周期を測定
    する手段と、 その測定手段により得られた上記遅延回路を含
    む帰還ループの発振信号の周期と遅延回路を含ま
    ない帰還ループの発振信号周期との測定値の差を
    求め、その差と目標遅延時間との差を求める演算
    手段と、 この演算手段の演算結果を記憶して上記遅延回
    路に制御信号を与える制御手段とを具備して成る
    遅延回路。
JP56113224A 1981-07-20 1981-07-20 遅延回路 Granted JPS5814622A (ja)

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