JPS6357809B2 - - Google Patents
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- JPS6357809B2 JPS6357809B2 JP55093931A JP9393180A JPS6357809B2 JP S6357809 B2 JPS6357809 B2 JP S6357809B2 JP 55093931 A JP55093931 A JP 55093931A JP 9393180 A JP9393180 A JP 9393180A JP S6357809 B2 JPS6357809 B2 JP S6357809B2
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- output
- input
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は、複数の入力クロツクから任意の１つ
のクロツクを選択して出力するクロツク切換回路
に関する。
のクロツクを選択して出力するクロツク切換回路
に関する。
半導体集積回路の試験を行なうテスタでは、種
種のタイミングを発生させる必要がある。そこ
で、複数のクロツクを用意し、この中から必要な
クロツクを選択しタイミング波形を合成するよう
に構成するのが一般的である。この合成されたタ
イミング波形の正確さは元のクロツクの正確さに
依存する。このためテスタでは、複数のクロツク
のスキユーを合せるために、各クロツク毎にケー
ブルの長さつまり伝播時間を正確に調整してい
る。しかしスキユーの発生原因はケーブルの伝播
時間の差だけではない。例えば、各クロツクを駆
動するドライバ回路の伝播時間のバラツキによつ
てもスキユーが発生する。しかもドライバ回路な
どの主に半導体素子を用いた回路は、周囲温度や
電源電圧の変動によつても特性が大きく影響を受
ける。このようなことから、従来はスキユー合せ
を十分に達成し得ないのが実情であつた。
種のタイミングを発生させる必要がある。そこ
で、複数のクロツクを用意し、この中から必要な
クロツクを選択しタイミング波形を合成するよう
に構成するのが一般的である。この合成されたタ
イミング波形の正確さは元のクロツクの正確さに
依存する。このためテスタでは、複数のクロツク
のスキユーを合せるために、各クロツク毎にケー
ブルの長さつまり伝播時間を正確に調整してい
る。しかしスキユーの発生原因はケーブルの伝播
時間の差だけではない。例えば、各クロツクを駆
動するドライバ回路の伝播時間のバラツキによつ
てもスキユーが発生する。しかもドライバ回路な
どの主に半導体素子を用いた回路は、周囲温度や
電源電圧の変動によつても特性が大きく影響を受
ける。このようなことから、従来はスキユー合せ
を十分に達成し得ないのが実情であつた。
以上に述べたような問題は、半導体集積回路の
テスタに限るものではなく、複数のクロツクを選
択的に利用する種々の電子機器でも同様であり、
大きな課題となつている。
テスタに限るものではなく、複数のクロツクを選
択的に利用する種々の電子機器でも同様であり、
大きな課題となつている。
したがつて本発明の目的は、クロツク群のいず
れを選択した場合でも常に正しい位相でクロツク
が得られるクロツク切換回路を提供することにあ
る。
れを選択した場合でも常に正しい位相でクロツク
が得られるクロツク切換回路を提供することにあ
る。
しかして本発明によるクロツク切換回路では、
アドレス信号にしたがつてクロツク選択回路が入
力クロツク群の１つのクロツクを選択し可変遅延
回路に出力するが、同時にこのアドレス信号によ
つてメモリ回路をアドレス指定する。可変遅延回
路における遅延時間はメモリ回路の出力信号によ
り制御される。また可変遅延回路の入力クロツク
または出力クロツクと基準クロツクの位相差に関
係した位相補正信号が位相補正回路で作られ、こ
れがメモリ回路のデータ入力に与えられる。かか
る構成によれば、入力クロツク群の各クロツクの
位相変動が生じてもこれが可変遅延回路を通じて
位相補正され、常に基準クロツクに位相合せされ
たクロツクが可変遅延回路の出力に得られる。
アドレス信号にしたがつてクロツク選択回路が入
力クロツク群の１つのクロツクを選択し可変遅延
回路に出力するが、同時にこのアドレス信号によ
つてメモリ回路をアドレス指定する。可変遅延回
路における遅延時間はメモリ回路の出力信号によ
り制御される。また可変遅延回路の入力クロツク
または出力クロツクと基準クロツクの位相差に関
係した位相補正信号が位相補正回路で作られ、こ
れがメモリ回路のデータ入力に与えられる。かか
る構成によれば、入力クロツク群の各クロツクの
位相変動が生じてもこれが可変遅延回路を通じて
位相補正され、常に基準クロツクに位相合せされ
たクロツクが可変遅延回路の出力に得られる。
以下、本発明の実施例を図面によつて説明す
る。
る。
第１図は、本発明の一実施例であるクロツク切
替回路のブロツク図を示すものである。クロツク
選択回路１には、複数の入力クロツク８1〜８oと
クロツク選択用のアドレス信号７が供給されてい
る。クロツク選択回路１の出力クロツクはデジタ
ル制御の可変遅延回路２に入力される。クロツク
選択用のアドレス信号７はメモリ回路３のアドレ
ス入力にも供給され、入力クロツク８1〜８oの選
択されたクロツクに対応したアドレス指定が行な
われるようになつている。メモリ回路３の出力信
号９は可変遅延回路２の制御入力に与えられる。
替回路のブロツク図を示すものである。クロツク
選択回路１には、複数の入力クロツク８1〜８oと
クロツク選択用のアドレス信号７が供給されてい
る。クロツク選択回路１の出力クロツクはデジタ
ル制御の可変遅延回路２に入力される。クロツク
選択用のアドレス信号７はメモリ回路３のアドレ
ス入力にも供給され、入力クロツク８1〜８oの選
択されたクロツクに対応したアドレス指定が行な
われるようになつている。メモリ回路３の出力信
号９は可変遅延回路２の制御入力に与えられる。
時間差測定回路５と加算器６は、可変遅延回路
２の出力クロツク１１つまり当該クロツク切換回
路の出力クロツクと基準クロツク発生器４から出
力される基準クロツク１２との位相差に関係した
位相補正信号１０を作成する位相補正回路を構成
している。時間差測定回路５は出力クロツク１１
と基準クロツク１２の時間差すなわち位相差を検
出しそれに応じた信号を出力する。加算器６は時
間差測定回路５の出力信号とメモリ回路３の出力
信号９を加算し、位相補正信号１０を出力する。
２の出力クロツク１１つまり当該クロツク切換回
路の出力クロツクと基準クロツク発生器４から出
力される基準クロツク１２との位相差に関係した
位相補正信号１０を作成する位相補正回路を構成
している。時間差測定回路５は出力クロツク１１
と基準クロツク１２の時間差すなわち位相差を検
出しそれに応じた信号を出力する。加算器６は時
間差測定回路５の出力信号とメモリ回路３の出力
信号９を加算し、位相補正信号１０を出力する。
位相補正信号１０はメモリ回路３のデータ入力
に与えられ、アドレス信号７で指定されたアドレ
スに書込まれる。本実施例ではメモリ回路３およ
び各部がデジタル形であり、各信号はデジタル信
号である。
に与えられ、アドレス信号７で指定されたアドレ
スに書込まれる。本実施例ではメモリ回路３およ
び各部がデジタル形であり、各信号はデジタル信
号である。
さてアドレス信号７が切換わり、クロツク選択
回路１で入力クロツク８1〜８oの１つ８iを新たに
選択したとする。この時、同時にメモリ回路３の
対応アドレスｉの内容が読出され、可変遅延回路
２はメモリ回路出力信号９によつて決まる時間だ
け遅延させてクロツク８iを出力クロツク１１と
して送出する。そしてその時の出力クロツク１１
と基準クロツク１２との位相差に応じた信号とメ
モリ回路出力信号９を加算した結果が位相補正信
号１０としてメモリ回路３のデータ入力に与えら
れ、アドレスｉに書込まれる。そして次の読出し
サイクルでメモリ回路３のアドレスｉの内容が読
出され、それに応じて可変遅延回路２の遅延時間
が再調整される。その結果が位相補正信号１０に
反映し、メモリ回路３のアドレスｉの内容が書換
えられる。このようにして、出力クロツク１１が
基準クロツク１２に位相合せされ、その状態にお
ける位相補正信号１０がメモリ回路３のアドレス
ｉに記憶されることになる。以上の動作を第３図
を用いて詳細に説明する。以下の例では簡単のた
めに入力クロツク８ｉは基準クロツクと同一周波
数とし、ただその位相が2/8サイクルずれている
ものとする。またメモリ回路３のアドレスｉには
最初４8が格納されているものとする。アドレス
信号７がメモリ回路３に与えられると、アドレス
ｉの内容が読み出され、可変遅延回路２には４8
の制御信号が入力され、入力クロツク８ｉは4/8
サイクル遅延して出力クロツク１１として出力さ
れる。出力クロツク１１と基準クロツクとの位相
差は6/8サイクルだから時間差測定回路５は６8を
出力する。そうすると加算器６はこの６8とメモ
リ回路３の出力信号である４8を加算して２8を出
力する（ただしこの加算器６は８進の桁上のない
ものとする）。このデータによつてメモリ回路３
のアドレスｉの内容が２8に書き換えられる。次
にメモリ回路３のアドレスｉの内容が読み出さ
れ、可変遅延回路２には２8の制御信号が入力さ
れ、入力クロツク８ｉは2/8サイクル遅延して出
力される。このとき出力クロツクと基準クロツク
との位相差は4/8サイクルだから時間差測定回路
５は４8を出力する。そうすると加算器６はこの
４8とメモリ回路３中の２8を加算して６8を出力
し、メモリ回路３のアドレスｉの内容が６8に書
き換えられる。次に同様にして可変遅延回路２は
入力クロツク８ｉを6/8サイクル遅延して出力す
る。ここで出力クロツク１１は基準クロツクに同
期し、時間差測定回路５は０8を出力し、加算器
６は６8を出力し、メモリ回路３のアドレスｉの
内容は６8に固定され、この状態で安定する。こ
のようにしてメモリ回路３のアドレスｉに最初何
が格納されていても数回のフイードバツクの後に
は出力クロツク１１が基準クロツクに同期し、こ
の状態で安定する。
回路１で入力クロツク８1〜８oの１つ８iを新たに
選択したとする。この時、同時にメモリ回路３の
対応アドレスｉの内容が読出され、可変遅延回路
２はメモリ回路出力信号９によつて決まる時間だ
け遅延させてクロツク８iを出力クロツク１１と
して送出する。そしてその時の出力クロツク１１
と基準クロツク１２との位相差に応じた信号とメ
モリ回路出力信号９を加算した結果が位相補正信
号１０としてメモリ回路３のデータ入力に与えら
れ、アドレスｉに書込まれる。そして次の読出し
サイクルでメモリ回路３のアドレスｉの内容が読
出され、それに応じて可変遅延回路２の遅延時間
が再調整される。その結果が位相補正信号１０に
反映し、メモリ回路３のアドレスｉの内容が書換
えられる。このようにして、出力クロツク１１が
基準クロツク１２に位相合せされ、その状態にお
ける位相補正信号１０がメモリ回路３のアドレス
ｉに記憶されることになる。以上の動作を第３図
を用いて詳細に説明する。以下の例では簡単のた
めに入力クロツク８ｉは基準クロツクと同一周波
数とし、ただその位相が2/8サイクルずれている
ものとする。またメモリ回路３のアドレスｉには
最初４8が格納されているものとする。アドレス
信号７がメモリ回路３に与えられると、アドレス
ｉの内容が読み出され、可変遅延回路２には４8
の制御信号が入力され、入力クロツク８ｉは4/8
サイクル遅延して出力クロツク１１として出力さ
れる。出力クロツク１１と基準クロツクとの位相
差は6/8サイクルだから時間差測定回路５は６8を
出力する。そうすると加算器６はこの６8とメモ
リ回路３の出力信号である４8を加算して２8を出
力する（ただしこの加算器６は８進の桁上のない
ものとする）。このデータによつてメモリ回路３
のアドレスｉの内容が２8に書き換えられる。次
にメモリ回路３のアドレスｉの内容が読み出さ
れ、可変遅延回路２には２8の制御信号が入力さ
れ、入力クロツク８ｉは2/8サイクル遅延して出
力される。このとき出力クロツクと基準クロツク
との位相差は4/8サイクルだから時間差測定回路
５は４8を出力する。そうすると加算器６はこの
４8とメモリ回路３中の２8を加算して６8を出力
し、メモリ回路３のアドレスｉの内容が６8に書
き換えられる。次に同様にして可変遅延回路２は
入力クロツク８ｉを6/8サイクル遅延して出力す
る。ここで出力クロツク１１は基準クロツクに同
期し、時間差測定回路５は０8を出力し、加算器
６は６8を出力し、メモリ回路３のアドレスｉの
内容は６8に固定され、この状態で安定する。こ
のようにしてメモリ回路３のアドレスｉに最初何
が格納されていても数回のフイードバツクの後に
は出力クロツク１１が基準クロツクに同期し、こ
の状態で安定する。
途中で選択中の入力クロツク８iのドライバ回
路等の遅延特性が変化しても、それによる位相ず
れは可変遅延回路２の遅延時間の調整によつて自
動的に補正され、その時の位相補正信号１０がメ
モリ回路３のアドレスｉに記憶されることにな
る。
路等の遅延特性が変化しても、それによる位相ず
れは可変遅延回路２の遅延時間の調整によつて自
動的に補正され、その時の位相補正信号１０がメ
モリ回路３のアドレスｉに記憶されることにな
る。
アドレス信号７が切換わつて他の入力クロツク
が選択された場合も、上と同様にして出力クロツ
ク１１が基準クロツク１２に位相合せされる。
が選択された場合も、上と同様にして出力クロツ
ク１１が基準クロツク１２に位相合せされる。
各入力クロツク８1〜８oが選択され、一旦位相
合せされると、その時の位相補正信号１０がメモ
リ回路３の対応アドレスに記憶されている。した
がつて、例えば入力クロツク８iがあらためて選
択された場合、その入力クロツク８iの位相変動
等が生じていなければ、出力クロツク１１は直ち
に位相合せを完了することになる。勿論、位相ず
れが生じていてもそれは上述の手順で迅速に位相
合せされる。
合せされると、その時の位相補正信号１０がメモ
リ回路３の対応アドレスに記憶されている。した
がつて、例えば入力クロツク８iがあらためて選
択された場合、その入力クロツク８iの位相変動
等が生じていなければ、出力クロツク１１は直ち
に位相合せを完了することになる。勿論、位相ず
れが生じていてもそれは上述の手順で迅速に位相
合せされる。
尚、メモリ回路３を不揮発性のメモリ素子を用
いて構成すれば、回路電源を切つて再投入した時
に実質的に時間遅れなしにクロツクの位相合せを
完了させることができる。
いて構成すれば、回路電源を切つて再投入した時
に実質的に時間遅れなしにクロツクの位相合せを
完了させることができる。
第２図に本発明の他の一実施例のブロツク図を
示す。
示す。
本実施例は、位相補正回路の構成が前実施例と
異なる。すなわち、可変遅延回路２の入力クロツ
クと基準クロツク１２を時間差測定回路５に入力
する。同回路５は、基準クロツクを基にしてこの
入力クロツクとの時間差を測定し、結果として該
クロツクの進みを補正するような時間を位相補正
信号１０として直接出力する。この時間差はメモ
リ回路３に格納された後同回路３から読み出され
て可変遅延回路２に与えられ、入力クロツクをこ
の時間差だけ遅らせることによつて基準クロツク
に同期させる。これ以外は前実施例と同様であ
る。
異なる。すなわち、可変遅延回路２の入力クロツ
クと基準クロツク１２を時間差測定回路５に入力
する。同回路５は、基準クロツクを基にしてこの
入力クロツクとの時間差を測定し、結果として該
クロツクの進みを補正するような時間を位相補正
信号１０として直接出力する。この時間差はメモ
リ回路３に格納された後同回路３から読み出され
て可変遅延回路２に与えられ、入力クロツクをこ
の時間差だけ遅らせることによつて基準クロツク
に同期させる。これ以外は前実施例と同様であ
る。
本実施例は、クロツク選択回路１から出力され
るクロツクを遅延回路２を通すことなく直接的に
時間差測定回路５に入力しているので、入力クロ
ツクの位相変動に対する補正がより迅速に行なわ
れる利点がある。ただし、可変遅延回路２はフイ
ードバツク・ループに含まれないため、その遅延
特性を十分に安定化すべきである。
るクロツクを遅延回路２を通すことなく直接的に
時間差測定回路５に入力しているので、入力クロ
ツクの位相変動に対する補正がより迅速に行なわ
れる利点がある。ただし、可変遅延回路２はフイ
ードバツク・ループに含まれないため、その遅延
特性を十分に安定化すべきである。
前記各実施例はデジタル回路構成として説明し
た。しかしアナログ回路構成も可能である。その
場合、可変遅延回路２をアナログ電圧または電流
制御形の回路に、メモリ回路３を例えばサンプル
ホールド形のアナログメモリ回路にというように
変更すればよい。
た。しかしアナログ回路構成も可能である。その
場合、可変遅延回路２をアナログ電圧または電流
制御形の回路に、メモリ回路３を例えばサンプル
ホールド形のアナログメモリ回路にというように
変更すればよい。
本発明によるクロツク切換回路は以上に述べた
ような構成であり、入力クロツク群のいずれを選
択した場合でも位相ずれが補正された出力クロツ
クを得ることができる。したがつて各入力クロツ
クに対する面倒な位相調整を行なう必要がなくな
る等、多くの効果が得られる。
ような構成であり、入力クロツク群のいずれを選
択した場合でも位相ずれが補正された出力クロツ
クを得ることができる。したがつて各入力クロツ
クに対する面倒な位相調整を行なう必要がなくな
る等、多くの効果が得られる。
第１図および第２図はそれぞれ本発明によるク
ロツク切換回路の別異の実施例を示すブロツク
図、第３図は第１図に示す回路の動作例を示すタ
イムチヤートである。 １…クロツク選択回路、２…可変遅延回路、３
…メモリ回路、４…基準クロツク発生器、５…時
間差測定回路、６…加算器、７…アドレス信号、
８1〜８o…入力クロツク、１０…位相補正信号、
１１…クロツク切換回路の出力クロツク。
ロツク切換回路の別異の実施例を示すブロツク
図、第３図は第１図に示す回路の動作例を示すタ
イムチヤートである。 １…クロツク選択回路、２…可変遅延回路、３
…メモリ回路、４…基準クロツク発生器、５…時
間差測定回路、６…加算器、７…アドレス信号、
８1〜８o…入力クロツク、１０…位相補正信号、
１１…クロツク切換回路の出力クロツク。
Claims (1)
- １ アドレス信号にしたがつて入力クロツク群か
ら１つのクロツクを選択して出力するクロツク選
択回路と、該アドレス信号によつてアドレス指定
されるメモリ回路と、該メモリ回路の出力により
制御される時間だけ該クロツク選択回路の出力ク
ロツクを遅延させて出力する可変遅延回路と、該
可変遅延回路の入力クロツクまたは出力クロツク
と基準クロツクの位相差に関係した位相補正信号
を発生しそれを該メモリ回路のデータ入力に供給
する位相補正回路とを具備し、該入力クロツク群
のいずれの入力クロツクを選択した場合でも該基
準クロツクに位相合せしたクロツクを該可変遅延
回路から出力させるようにして成るクロツク切換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9393180A JPS5719824A (en) | 1980-07-11 | 1980-07-11 | Clock switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9393180A JPS5719824A (en) | 1980-07-11 | 1980-07-11 | Clock switching circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5719824A JPS5719824A (en) | 1982-02-02 |
| JPS6357809B2 true JPS6357809B2 (ja) | 1988-11-14 |
Family
ID=14096171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9393180A Granted JPS5719824A (en) | 1980-07-11 | 1980-07-11 | Clock switching circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5719824A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008287462A (ja) * | 2007-05-17 | 2008-11-27 | Nec Electronics Corp | エミュレータ及びエミュレーション方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4695373B2 (ja) * | 2004-10-05 | 2011-06-08 | ルネサスエレクトロニクス株式会社 | メモリテスト回路及びメモリテスト方法 |
-
1980
- 1980-07-11 JP JP9393180A patent/JPS5719824A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008287462A (ja) * | 2007-05-17 | 2008-11-27 | Nec Electronics Corp | エミュレータ及びエミュレーション方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5719824A (en) | 1982-02-02 |
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