JPH01245345A - シングル・チップ・マイクロコンピュータ - Google Patents
シングル・チップ・マイクロコンピュータInfo
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- JPH01245345A JPH01245345A JP63074982A JP7498288A JPH01245345A JP H01245345 A JPH01245345 A JP H01245345A JP 63074982 A JP63074982 A JP 63074982A JP 7498288 A JP7498288 A JP 7498288A JP H01245345 A JPH01245345 A JP H01245345A
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- Japan
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- 230000002401 inhibitory effect Effects 0.000 abstract 4
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Microcomputers (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、リードオンリーメモリ（ＰＲＯＭ）内蔵シン
グル・チップ・マイクロコンピュータに関し、特にＰＲ
ＯＭの読み出し制御回路に関する。
グル・チップ・マイクロコンピュータに関し、特にＰＲ
ＯＭの読み出し制御回路に関する。
従来、この種のシングル・チップ・マイクロコンピュー
タは、第２図に示すようにＰ’ＲＯＭ８の任意のアドレ
スを指定するアドレス入力端子２と共に、内部データバ
ス１１を介して読み出し制御回路６と書き込み制御回路
７がＰＲＯＭ８に接続されている。さらに内部データバ
ス１１にはＣＰＵ１２、ＲＡＭＩ ３およびその他の制
御回路１４が接続されている。読み出し制御回路６と書
き込み制御回路７は共通のデータバス３を介してデータ
入出力端子Ｄｏ〜Ｄ７に接続されていて、読み出し制御
回路６は、読み出し制御信号入力端子５から入力される
読み出し制御信号によって制御され、書き込み制御回路
７は、書き込み制御信号入力端子４から入力される書き
込み制御信号によって制御される。
タは、第２図に示すようにＰ’ＲＯＭ８の任意のアドレ
スを指定するアドレス入力端子２と共に、内部データバ
ス１１を介して読み出し制御回路６と書き込み制御回路
７がＰＲＯＭ８に接続されている。さらに内部データバ
ス１１にはＣＰＵ１２、ＲＡＭＩ ３およびその他の制
御回路１４が接続されている。読み出し制御回路６と書
き込み制御回路７は共通のデータバス３を介してデータ
入出力端子Ｄｏ〜Ｄ７に接続されていて、読み出し制御
回路６は、読み出し制御信号入力端子５から入力される
読み出し制御信号によって制御され、書き込み制御回路
７は、書き込み制御信号入力端子４から入力される書き
込み制御信号によって制御される。
次にこのシングル・チップ・マイクロコンピュータ動作
を説明すると、ＰＲＯＭＢに所定のプログラムを書き込
む場合には、アドレス入力端子２からアドレス信号を入
力してＰＲＯＭ８の任意のアドレスを指定し、書き込み
制御信号によって書き込み制御回路７を付勢し、所定の
データをデータバス３および内部データバス１１を介し
て、指定されたアドレスに書き込む。また、読み出し時
には任意のアドレスを指定し、読み出し制御信号によっ
て読み出し制御回路６を付勢とし、読み出すデータを内
部データバス１１およびデータバス３を介してデータ入
出力端子Ｄ０〜Ｄ、へ出力して、書き込まれたデータの
確認を行なっていた。
を説明すると、ＰＲＯＭＢに所定のプログラムを書き込
む場合には、アドレス入力端子２からアドレス信号を入
力してＰＲＯＭ８の任意のアドレスを指定し、書き込み
制御信号によって書き込み制御回路７を付勢し、所定の
データをデータバス３および内部データバス１１を介し
て、指定されたアドレスに書き込む。また、読み出し時
には任意のアドレスを指定し、読み出し制御信号によっ
て読み出し制御回路６を付勢とし、読み出すデータを内
部データバス１１およびデータバス３を介してデータ入
出力端子Ｄ０〜Ｄ、へ出力して、書き込まれたデータの
確認を行なっていた。
上述した従来の読み出し制御回路は、内蔵のＰＲＯＭの
データを第三者が市販のＰＲＯＭライタを使用して容易
に読み出すことができ、プログラムが不正にコピーされ
るという欠点があった。
データを第三者が市販のＰＲＯＭライタを使用して容易
に読み出すことができ、プログラムが不正にコピーされ
るという欠点があった。
本発明の目的は、内蔵のＰＲＯＭのデータな外部へ読み
出すことを禁止するシングル・チップ・マイクロコンピ
ュータを提供することにある。
出すことを禁止するシングル・チップ・マイクロコンピ
ュータを提供することにある。
本発明のシングル・チップ・マイクロコンピュータは、
内蔵しているＰＲＯＭのデータを外部へ読み出すことの
許可、禁止を指定するＰＲＯＭ構造のレジスタと、その
レジスタの内容で内蔵しているＰＲＯＭのデータの読み
出しを制御する読み出し制御回路を有している。
内蔵しているＰＲＯＭのデータを外部へ読み出すことの
許可、禁止を指定するＰＲＯＭ構造のレジスタと、その
レジスタの内容で内蔵しているＰＲＯＭのデータの読み
出しを制御する読み出し制御回路を有している。
次に、本発明について図面を参照して説明する。
第１図により本発明の一実施例を説明する。
ＰＲＯＭｇの容量は、１６Ｋ （２１４）バイト、アド
レス入力端子２は１５ビツトである。読み出しを制御す
るレジスタ９には、ＰＲＯＭ８に追加して設定されたア
ドレスが付与されていて、ＰＲＯＭ８と同じ書き込み方
法により書き込まれる。すなわち、ＰＲＯＭ８の１６に
バイトが、たとえばユーザーの利用するメモリ領域であ
るとすると、このＰＲＯＭ８のアドレスに追加設定され
たアドレスが付与されたＰＲＯＭ構造のレジスタ９は、
このＰＲＯＭ８の１６にバイトのメモリ領域の読み出し
を禁止する読み出し禁止データが書き込まｈるメモリ領
域ということになる。
レス入力端子２は１５ビツトである。読み出しを制御す
るレジスタ９には、ＰＲＯＭ８に追加して設定されたア
ドレスが付与されていて、ＰＲＯＭ８と同じ書き込み方
法により書き込まれる。すなわち、ＰＲＯＭ８の１６に
バイトが、たとえばユーザーの利用するメモリ領域であ
るとすると、このＰＲＯＭ８のアドレスに追加設定され
たアドレスが付与されたＰＲＯＭ構造のレジスタ９は、
このＰＲＯＭ８の１６にバイトのメモリ領域の読み出し
を禁止する読み出し禁止データが書き込まｈるメモリ領
域ということになる。
したがって、本実施例の動作は、最初にＰＲＯＭライタ
を使用してプログラムを書き込み制御回路７、および内
部データバス１１を介してＰＲＯＭ８の所定のアドレス
に書き込み、再び内部データバス１１、および読み出し
制御回路６を介して読み出してデータの確認が行なわれ
る。その後このＰＲＯＭＢ内のデータの読み出しを禁止
する情報を書き込み制御回路７および内部データバス１
１を介してレジスタ９に書き込む。
を使用してプログラムを書き込み制御回路７、および内
部データバス１１を介してＰＲＯＭ８の所定のアドレス
に書き込み、再び内部データバス１１、および読み出し
制御回路６を介して読み出してデータの確認が行なわれ
る。その後このＰＲＯＭＢ内のデータの読み出しを禁止
する情報を書き込み制御回路７および内部データバス１
１を介してレジスタ９に書き込む。
このようにレジスタ９にＰＲＯＭ８に書き込まれたデー
タの読み出しを禁止するデータを書き込むことによって
、第三者がＰＲＯＭライタを使用してプログラムを読み
出そうとしてもレジスタ９に書き込まれた読み出し禁止
信号ｌＯが読み出し制御回路６の読み出し動作を禁止し
、ＰＲＯＭ８のデータの読み出しが阻止される。
タの読み出しを禁止するデータを書き込むことによって
、第三者がＰＲＯＭライタを使用してプログラムを読み
出そうとしてもレジスタ９に書き込まれた読み出し禁止
信号ｌＯが読み出し制御回路６の読み出し動作を禁止し
、ＰＲＯＭ８のデータの読み出しが阻止される。
ユーザーが利用する場合には、Ｉ１０端子１５を通して
ＣＰＵ１２．ＲＡＭＩ ３．その他の制御回路１４およ
びＰＲＯＭ８によって通常通りの動作を行うことができ
る。
ＣＰＵ１２．ＲＡＭＩ ３．その他の制御回路１４およ
びＰＲＯＭ８によって通常通りの動作を行うことができ
る。
以上説明したように本発明のシングル・チップ・マイク
ロコンピュータは、読み出しを制御するレジスタにデー
タを書き込むことにより、第三者が不正にプログラムを
コピーすることを防止できる効果がある。
ロコンピュータは、読み出しを制御するレジスタにデー
タを書き込むことにより、第三者が不正にプログラムを
コピーすることを防止できる効果がある。
第１図は、本発明の一実施例の回路ブロック図、第２図
は、従来のシングル・チップ・マイクロコンピュータの
回路ブロック図である。 １・・・・・・シングル・チップ・マイクロコンピュー
タ、２・・・・・・アドレス入力端子、３・旧・・デー
タ・バス、４・・・・・・書き込み制御信号入力端子、
５・・団・読み出し制御信号入力端子、６・・・・・・
読み出し制御回路、７・・・・・・書き込み制御回路、
８・・・・・・ＰＲＯＭ。 ９・・・・・・レジスタ、１０・・・・・・読み出し禁
止信号、１１・・・・・・内部データ・バス、１２・・
・・・・ＣＰＵ、１３・・・・・・ＲＡＭ、１４・・・
・・・その他制両回路、１５・・・・・・Ｉ１０端子。 代理人 弁理士 内 原 音
は、従来のシングル・チップ・マイクロコンピュータの
回路ブロック図である。 １・・・・・・シングル・チップ・マイクロコンピュー
タ、２・・・・・・アドレス入力端子、３・旧・・デー
タ・バス、４・・・・・・書き込み制御信号入力端子、
５・・団・読み出し制御信号入力端子、６・・・・・・
読み出し制御回路、７・・・・・・書き込み制御回路、
８・・・・・・ＰＲＯＭ。 ９・・・・・・レジスタ、１０・・・・・・読み出し禁
止信号、１１・・・・・・内部データ・バス、１２・・
・・・・ＣＰＵ、１３・・・・・・ＲＡＭ、１４・・・
・・・その他制両回路、１５・・・・・・Ｉ１０端子。 代理人 弁理士 内 原 音
Claims (1)
- ２＾ｎバイトの容量のＰＲＯＭを内蔵するシングル・チ
ップ・マイクロコンピュータにおいて、該ＰＲＯＭをア
クセスするのに必要となるｎビットの他にｍビットの追
加されたアドレス入力端子を有し、（ｎ＋ｍ）ビットの
アドレス入力端子で指定される任意の番地のＰＲＯＭ構
造のレジスタと、該ＰＲＯＭ及びレジスタに共通に接続
された内部データバスと、該内部データバスに接続され
た書き込み制御回路と読み出し制御回路とを有し、前記
レジスタに書き込まれた読み出し禁止信号によって前記
読み出し制御回路を制御して前記ＰＲＯＭに書き込まれ
たデータの読み出しを禁止することを特徴とするシング
ル・チップ・マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63074982A JPH01245345A (ja) | 1988-03-28 | 1988-03-28 | シングル・チップ・マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63074982A JPH01245345A (ja) | 1988-03-28 | 1988-03-28 | シングル・チップ・マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01245345A true JPH01245345A (ja) | 1989-09-29 |
Family
ID=13562999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63074982A Pending JPH01245345A (ja) | 1988-03-28 | 1988-03-28 | シングル・チップ・マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01245345A (ja) |
-
1988
- 1988-03-28 JP JP63074982A patent/JPH01245345A/ja active Pending
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