JPH01245631A - 位相制御回路 - Google Patents
位相制御回路Info
- Publication number
- JPH01245631A JPH01245631A JP63072760A JP7276088A JPH01245631A JP H01245631 A JPH01245631 A JP H01245631A JP 63072760 A JP63072760 A JP 63072760A JP 7276088 A JP7276088 A JP 7276088A JP H01245631 A JPH01245631 A JP H01245631A
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- JP
- Japan
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- signal
- clock
- data signal
- input data
- clock signal
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- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 7
- 238000000605 extraction Methods 0.000 claims description 6
- 239000000284 extract Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ディジタル信号処理に関し、特にデータ信号
と該データ信号の整数倍の速度のクロック信号との位相
制御に関する。
と該データ信号の整数倍の速度のクロック信号との位相
制御に関する。
（従来の技術）
第３図は、従来のディジタル信号処理におけるデータ信
号とクロック信号の位相制御回路を示す回路図である。
号とクロック信号の位相制御回路を示す回路図である。
この位相制御回路は、入力データ信号１００からデータ
クロック信号１０１を抽出するクロック成分抽出回路１
と、該データクロック信号１０１を分周して、クロック
信号１０８を出力するフリップフロップ８１．８２と、
入力データ信号１００を受け、この入力データ信号１０
０を該タロツク信号１０８に同期させて出力データ信号
１０９として出力するフリップフロップつとにより構成
されている。この位相制御回路は、入カデータ信号１０
０からクロック信号１０８を生成するとともに、該クロ
ック信号１０８に同期してデータ信号１０９を取り出す
ことを目的とする回路である。
クロック信号１０１を抽出するクロック成分抽出回路１
と、該データクロック信号１０１を分周して、クロック
信号１０８を出力するフリップフロップ８１．８２と、
入力データ信号１００を受け、この入力データ信号１０
０を該タロツク信号１０８に同期させて出力データ信号
１０９として出力するフリップフロップつとにより構成
されている。この位相制御回路は、入カデータ信号１０
０からクロック信号１０８を生成するとともに、該クロ
ック信号１０８に同期してデータ信号１０９を取り出す
ことを目的とする回路である。
（発明が解決しようとする課題）
上述の従来の位相制御回路においては、データ信号１０
９とクロック信号１０８の周期は同期する。
９とクロック信号１０８の周期は同期する。
しかし、フリップフロップ８１．８２によりデータクロ
ック信号１０１を分周してクロック信号１０８として用
いるから、フリップフロップ８１．８２の初期状態によ
り位相が１分の一周期だけ異なる。そこで、従来の位相
制御回路にはデータ信号とクロック信号との位相が等し
くないことがあるという問題点があった。
ック信号１０１を分周してクロック信号１０８として用
いるから、フリップフロップ８１．８２の初期状態によ
り位相が１分の一周期だけ異なる。そこで、従来の位相
制御回路にはデータ信号とクロック信号との位相が等し
くないことがあるという問題点があった。
本発明は、フリップフロップの初期状態によるタロツク
信号の位相の変化かなく、データ信号と該クロック信号
の位相を常に等しく揃えて出力する位相制御回路を提供
することを目的とする。
信号の位相の変化かなく、データ信号と該クロック信号
の位相を常に等しく揃えて出力する位相制御回路を提供
することを目的とする。
（課題を解決するための手段）
前述の課題を解決するために本発明か提供する手段は、
入力データ信号を受けて、この入力データ信号からタロ
ツク信号を抽出するとともに、該入力データ信号を該ク
ロック信号に同期させて出力データ信号として出力する
位相制御回路であって、 前記入力データ信号からデータクロック信号を抽出する
クロック成分抽出回路１と、 該入力データ信号の先頭を示すパルス信号を発生させる
先頭パルス信号発生回路３と、該先頭パルス信号をリセ
ット端子に受け、該データクロック信号を分周して前記
クロック信号を生成するフリップフロップ４と、 該クロック信号をクロック端子に受け、前記入力データ
信号をデータ端子に受け、該クロック信号に同期した前
記出力データ信号を生成するフリップフロップ５とから
なることを特徴とする。
入力データ信号を受けて、この入力データ信号からタロ
ツク信号を抽出するとともに、該入力データ信号を該ク
ロック信号に同期させて出力データ信号として出力する
位相制御回路であって、 前記入力データ信号からデータクロック信号を抽出する
クロック成分抽出回路１と、 該入力データ信号の先頭を示すパルス信号を発生させる
先頭パルス信号発生回路３と、該先頭パルス信号をリセ
ット端子に受け、該データクロック信号を分周して前記
クロック信号を生成するフリップフロップ４と、 該クロック信号をクロック端子に受け、前記入力データ
信号をデータ端子に受け、該クロック信号に同期した前
記出力データ信号を生成するフリップフロップ５とから
なることを特徴とする。
（作用）
上記のように構成された位相制御回路にデータ信号を入
力すると、データクロック信号を分周してタロツク信号
とするフリップフロップ４か入力データ信号の先頭を示
す先頭パルスによりリセットされるから、該フリップフ
ロップ４により生成される該クロック信号と該入力デー
タ信号との位相関係は常に一定となり、かつほぼ同期し
ている。そして、該クロック信号に従って出力を行うフ
リップフロップ５を用いることにより、該クロック信号
の位相と同期した出力データ信号を得ることができる。
力すると、データクロック信号を分周してタロツク信号
とするフリップフロップ４か入力データ信号の先頭を示
す先頭パルスによりリセットされるから、該フリップフ
ロップ４により生成される該クロック信号と該入力デー
タ信号との位相関係は常に一定となり、かつほぼ同期し
ている。そして、該クロック信号に従って出力を行うフ
リップフロップ５を用いることにより、該クロック信号
の位相と同期した出力データ信号を得ることができる。
（実施例）
次に実施例を挙げ本発明を一層詳しく説明する。
第１図は本発明の一実施例を示すブロック回路図である
。この実施例は、クロック成分抽出回路１と、発振器２
と、先頭パルス信号発生回路３と、フリップフロップ４
，５からなる。発振器２は、入力データ信号１００より
高い周波数のパルス信号１０２を発振する。先端パルス
信号発生回路３は、入力データ信号１００をパルス信号
１０２の１周期分だけ遅延させるフリップフロップ３１
と、フリップフロップ３１の出力１３１をさらにパルス
信号１０２の１周期分たけ遅延させるフリップフロップ
３２と、フリップフロップ３１の出力１３１ とフリッ
プフロツプ３２の出力１３２との論理積をとり先頭パル
ス信号１０３を生成するＡＮＤゲート３３とから構成さ
れている。先頭パルス信号発生回路３の出力の先頭パル
ス信号１０３は、データクロック分周フリップフロップ
４のリセット端子に送られる。入力データ信号１００か
らクロック成分抽出回路１により抽出されたデータクロ
ック信号１０１は、フリップフロップ４のクロック端子
に送られる。フリップフロップ４は、信号１０１を、信
号１０３によりリセットしながら分周して、入力データ
信号１００の位相とほぼ同期したクロック信号１０４を
生成する。
。この実施例は、クロック成分抽出回路１と、発振器２
と、先頭パルス信号発生回路３と、フリップフロップ４
，５からなる。発振器２は、入力データ信号１００より
高い周波数のパルス信号１０２を発振する。先端パルス
信号発生回路３は、入力データ信号１００をパルス信号
１０２の１周期分だけ遅延させるフリップフロップ３１
と、フリップフロップ３１の出力１３１をさらにパルス
信号１０２の１周期分たけ遅延させるフリップフロップ
３２と、フリップフロップ３１の出力１３１ とフリッ
プフロツプ３２の出力１３２との論理積をとり先頭パル
ス信号１０３を生成するＡＮＤゲート３３とから構成さ
れている。先頭パルス信号発生回路３の出力の先頭パル
ス信号１０３は、データクロック分周フリップフロップ
４のリセット端子に送られる。入力データ信号１００か
らクロック成分抽出回路１により抽出されたデータクロ
ック信号１０１は、フリップフロップ４のクロック端子
に送られる。フリップフロップ４は、信号１０１を、信
号１０３によりリセットしながら分周して、入力データ
信号１００の位相とほぼ同期したクロック信号１０４を
生成する。
信号１０４は出力データ信号１０５のタイミングを制御
するフリップフロップ５のタロツク端子に送られる。フ
リップフロップ５は、入力データ信号１００とタロツク
信号１０４とを受けて、入力データ信号１００の位相を
クロック信号１０４に同期させることにより、出力デー
タ信号１０５を生成する。
するフリップフロップ５のタロツク端子に送られる。フ
リップフロップ５は、入力データ信号１００とタロツク
信号１０４とを受けて、入力データ信号１００の位相を
クロック信号１０４に同期させることにより、出力デー
タ信号１０５を生成する。
（発明の効果）
本発明は、以上に説明したように構成されておリ、入力
データ信号の位相と同期したクロック信号を得ることか
でき、さらに該クロック信号に従ってデータ信号を出力
するフリップフロップにより、該タロツク信号と該出力
データ信号の位相を常に等しくするように位相制御を行
なうことかできる。
データ信号の位相と同期したクロック信号を得ることか
でき、さらに該クロック信号に従ってデータ信号を出力
するフリップフロップにより、該タロツク信号と該出力
データ信号の位相を常に等しくするように位相制御を行
なうことかできる。
第１図は本発明による位相制御回路の一実施例を示す回
路ブロック図、第２図は第１図実施例における各部分の
信号を示すタイミング図、第３図は従来の位相制御回路
を示す回路ブロック図である。 １・・・クロック成分抽出回路、２・・・発振器、３・
・・先端パルス信号発生回路、４．５．９．３１．３２
゜８１、８２・・・フリップフロップ、３３・・・ＡＮ
Ｄゲート。
路ブロック図、第２図は第１図実施例における各部分の
信号を示すタイミング図、第３図は従来の位相制御回路
を示す回路ブロック図である。 １・・・クロック成分抽出回路、２・・・発振器、３・
・・先端パルス信号発生回路、４．５．９．３１．３２
゜８１、８２・・・フリップフロップ、３３・・・ＡＮ
Ｄゲート。
Claims (1)
- 【特許請求の範囲】 入力データ信号を受けて、この入力データ信号からクロ
ック信号を抽出するとともに、該入力データ信号を該ク
ロック信号に同期させて出力データ信号として出力する
位相制御回路において、前記入力データ信号からデータ
クロック信号を抽出するクロック成分抽出回路１と、 該入力データ信号の先頭を示すパルス信号を発生させる
先頭パルス信号発生回路３と、 該先頭パルス信号をリセット端子に受け、該データクロ
ック信号を分周して前記クロック信号を生成するフリッ
プフロップ４と、 該クロック信号をクロック端子に受け、前記入力データ
信号をデータ端子に受け、該クロック信号に同期した前
記出力データ信号を生成するフリップフロップ５とから
なることを特徴とする位相制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072760A JPH01245631A (ja) | 1988-03-25 | 1988-03-25 | 位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072760A JPH01245631A (ja) | 1988-03-25 | 1988-03-25 | 位相制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01245631A true JPH01245631A (ja) | 1989-09-29 |
Family
ID=13498639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63072760A Pending JPH01245631A (ja) | 1988-03-25 | 1988-03-25 | 位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01245631A (ja) |
-
1988
- 1988-03-25 JP JP63072760A patent/JPH01245631A/ja active Pending
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