JPH0631795Y2 - デイジタル信号同期回路 - Google Patents
デイジタル信号同期回路Info
- Publication number
- JPH0631795Y2 JPH0631795Y2 JP1987015249U JP1524987U JPH0631795Y2 JP H0631795 Y2 JPH0631795 Y2 JP H0631795Y2 JP 1987015249 U JP1987015249 U JP 1987015249U JP 1524987 U JP1524987 U JP 1524987U JP H0631795 Y2 JPH0631795 Y2 JP H0631795Y2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- input signal
- circuit
- counter
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、ディジタル信号同期回路に関し、特にＰＣＭ
通信装置等のＰＣＭ復調においてＰＣＭ信号に対するビ
ット同期回路に関するものである。
通信装置等のＰＣＭ復調においてＰＣＭ信号に対するビ
ット同期回路に関するものである。
従来、この種のディジタル信号のビット同期回路は、第
４図に示すように、位相比較器２０，ループフィルター
２１，ＶＣＯ２２，分周器２３によるフェーズロックル
ープを用いて入力信号ｎに同期したクロック信号を発生
させ、波形整形回路２４でこのクロックにより、入力信
号ｎの波形整形を行ない、復調ＰＣＭ信号である出力信
号Ｓとこの信号に同期したクロック信号を送出してい
た。
４図に示すように、位相比較器２０，ループフィルター
２１，ＶＣＯ２２，分周器２３によるフェーズロックル
ープを用いて入力信号ｎに同期したクロック信号を発生
させ、波形整形回路２４でこのクロックにより、入力信
号ｎの波形整形を行ない、復調ＰＣＭ信号である出力信
号Ｓとこの信号に同期したクロック信号を送出してい
た。
上述した従来のディジタルビット同期回路には、内部ク
ロックの基準点に対しての遅れ／進み位相相量によりア
ナログ的にＶＣＯ２２をコントロールする標準的なフェ
ーズロックループを使用しているため、ＰＣＭ信号の入
力信号ｎに対してクロックが同期していないと、クロッ
クを使用できない。このため、ＰＣＭ信号の入力開始か
ら同期完了まで、データが欠損するという欠点、入力信
号ｎの１と０の変化点が少ない場合は、同期できない
か、または同期したもすぐ外れてしまうという欠点、及
びループフィルター回路２１が必要なため回路が複雑に
なるという欠点があった。
ロックの基準点に対しての遅れ／進み位相相量によりア
ナログ的にＶＣＯ２２をコントロールする標準的なフェ
ーズロックループを使用しているため、ＰＣＭ信号の入
力信号ｎに対してクロックが同期していないと、クロッ
クを使用できない。このため、ＰＣＭ信号の入力開始か
ら同期完了まで、データが欠損するという欠点、入力信
号ｎの１と０の変化点が少ない場合は、同期できない
か、または同期したもすぐ外れてしまうという欠点、及
びループフィルター回路２１が必要なため回路が複雑に
なるという欠点があった。
本考案のディジタル信号同期回路は、ディジタル信号の
入力信号の変化点を検出する変化点検出回路と、前記入
力信号に対しＮ倍の周波数の第１のクロックおよびこの
第１のクロックより大きな周波数の第２のクロックを出
力するクロック発振回路と、通常は前記第１のクロック
を計数するカウンタと、このカウンタに接続され前記入
力信号に同期した多相クロックを発生する多相クロック
発生回路と、前記多相クロックにより定められる第１の
期間内に前記入力信号の変化点が入った時の該変化点か
ら前記多相クロックにより定められる第１の時点までの
間は前記第２のクロックを前記カウンタに計数させて前
記多相クロックの時間幅を縮め前記第１の期間以外であ
る第２の期間内に前記入力信号の変化点が入った時に前
記カウンタをプリセットして前記多相クロックについて
定められる前記第１の時点を同期させる位相差検出回路
と、前記入力信号を前記多相クロックにより定められる
第２の時点に同期させるタイミング調整回路とを含んで
構成される。
入力信号の変化点を検出する変化点検出回路と、前記入
力信号に対しＮ倍の周波数の第１のクロックおよびこの
第１のクロックより大きな周波数の第２のクロックを出
力するクロック発振回路と、通常は前記第１のクロック
を計数するカウンタと、このカウンタに接続され前記入
力信号に同期した多相クロックを発生する多相クロック
発生回路と、前記多相クロックにより定められる第１の
期間内に前記入力信号の変化点が入った時の該変化点か
ら前記多相クロックにより定められる第１の時点までの
間は前記第２のクロックを前記カウンタに計数させて前
記多相クロックの時間幅を縮め前記第１の期間以外であ
る第２の期間内に前記入力信号の変化点が入った時に前
記カウンタをプリセットして前記多相クロックについて
定められる前記第１の時点を同期させる位相差検出回路
と、前記入力信号を前記多相クロックにより定められる
第２の時点に同期させるタイミング調整回路とを含んで
構成される。
次に、本考案について図面を参照して説明する。
第１図は本考案の一実施例のブロック図である。変化点
検出回路１はＰＣＭの入力信号ｎの“１”と“０”の変
化点を検出する。クロック発振器２は入力端子ｎの周波
数の８０倍の周波数のクロック（第２のクロック）を発
振し、２進カウンタ７はクロック発振器２のクロックを
入力し、入力信号ｎの周波数の４０倍の周波数のクロッ
ク（第１のクロック）を出力する。カウンタ３はアンド
回路１１，第３回路１３を介したクロック発振器２のク
ロックまたはアンド回路１２，オア回路１３を介した２
進カウンタ７のクロックを計数する１０進のカウンタで
ある。カウンタ４は、カウンタ３の出力を入力する４進
のカウンタで、デコーダ（多相クロック発生回路）５は
カウンタ４の出力をデコードし４相クロックＣ０〜Ｃ３
を出力する。クロックＣ０〜Ｃ３はそれぞれカウンタ４
の出力の値が０〜３である時に対応して出力される。
検出回路１はＰＣＭの入力信号ｎの“１”と“０”の変
化点を検出する。クロック発振器２は入力端子ｎの周波
数の８０倍の周波数のクロック（第２のクロック）を発
振し、２進カウンタ７はクロック発振器２のクロックを
入力し、入力信号ｎの周波数の４０倍の周波数のクロッ
ク（第１のクロック）を出力する。カウンタ３はアンド
回路１１，第３回路１３を介したクロック発振器２のク
ロックまたはアンド回路１２，オア回路１３を介した２
進カウンタ７のクロックを計数する１０進のカウンタで
ある。カウンタ４は、カウンタ３の出力を入力する４進
のカウンタで、デコーダ（多相クロック発生回路）５は
カウンタ４の出力をデコードし４相クロックＣ０〜Ｃ３
を出力する。クロックＣ０〜Ｃ３はそれぞれカウンタ４
の出力の値が０〜３である時に対応して出力される。
アンド回路１５はクロックＣ２とカウンタ３が計数値が
５〜９であるときに出力する信号を入力し、オア回路１
４はアンド回路１５の出力とクロックＣ３とを入力す
る。変化点検出回路１の出力とオア回路１４の出力を入
力するアンド回路８の出力は、カウンタ３を計数値０に
リセットし、カウンタ４を計数値３にプリセットする。
変化点検出回路１の出力とインバータ９を介したオア回
路１４の出力を入力するアンド回路１０の出力はフリッ
プフロップ１６をセットし、クロックＣ３がフリップフ
ロップ１６をリセットする。オア回路１１はフリップフ
ロップ１６の出力Ｑとクロック発進器２のクロックを入
力し、オア回路１２はフリップフロップ１６の反転出力
と２進カウンタ７のクロックを入力する。フリップフ
ロップ回路１６およびアンド回路８等で位相差検出回路
を構成している。
５〜９であるときに出力する信号を入力し、オア回路１
４はアンド回路１５の出力とクロックＣ３とを入力す
る。変化点検出回路１の出力とオア回路１４の出力を入
力するアンド回路８の出力は、カウンタ３を計数値０に
リセットし、カウンタ４を計数値３にプリセットする。
変化点検出回路１の出力とインバータ９を介したオア回
路１４の出力を入力するアンド回路１０の出力はフリッ
プフロップ１６をセットし、クロックＣ３がフリップフ
ロップ１６をリセットする。オア回路１１はフリップフ
ロップ１６の出力Ｑとクロック発進器２のクロックを入
力し、オア回路１２はフリップフロップ１６の反転出力
と２進カウンタ７のクロックを入力する。フリップフ
ロップ回路１６およびアンド回路８等で位相差検出回路
を構成している。
第２図は本実施例の動作原理を示すタイミングチャート
である。第２図（ａ）に示すように４相クロックのＣ０
〜Ｃ１及びＣ２の前半サイクル（第１の期間）内に入力
信号ｎの“１”と“０”の変化点が入った場合は、その
変化点からクロックＣ３の立上がりまでを、入力信号の
８０倍の周波数のクロック発振器２のクロックをカウン
タ３が計数して１／２の時間（２進カウンタ７のクロッ
クをカウンタ３が計数する場合に比べて）に短縮する。
第２図（ｂ）に示すようにクロックＣ２の後半サイクル
〜Ｃ３のサイクル（第２の期間）内に入力信号ｎの変化
点が入った場合は、その変化点からクロックＣ３のサイ
クルを始める。すなわち、入力信号ｎの変化点にクロッ
クＣ３の立上り（第１の時点）を同期させる。出力信号
Ｓのビット信号は、クロックＣ０の立上り（第２の時
点）にタイミングを合わせてタイミング調整回路６から
出力される。
である。第２図（ａ）に示すように４相クロックのＣ０
〜Ｃ１及びＣ２の前半サイクル（第１の期間）内に入力
信号ｎの“１”と“０”の変化点が入った場合は、その
変化点からクロックＣ３の立上がりまでを、入力信号の
８０倍の周波数のクロック発振器２のクロックをカウン
タ３が計数して１／２の時間（２進カウンタ７のクロッ
クをカウンタ３が計数する場合に比べて）に短縮する。
第２図（ｂ）に示すようにクロックＣ２の後半サイクル
〜Ｃ３のサイクル（第２の期間）内に入力信号ｎの変化
点が入った場合は、その変化点からクロックＣ３のサイ
クルを始める。すなわち、入力信号ｎの変化点にクロッ
クＣ３の立上り（第１の時点）を同期させる。出力信号
Ｓのビット信号は、クロックＣ０の立上り（第２の時
点）にタイミングを合わせてタイミング調整回路６から
出力される。
第３図は４層クロックＣ０〜Ｃ３が入力信号ｎに同期す
るまでの入力信号ｎ，４相クロックＣ０〜Ｃ３及び出力
信号Ｓを示したタイミングチャートである。図のよう
に、入力信号ｎの変化点３１がクロックＣ０の期間に有
った場合は、変化点３１からクロックＣ３の立上がりま
ではクロックＣ０〜Ｃ２の幅が１／２に短縮される。次
の変化点３２はクロックＣ１内に入り、この次の変化点
３２からクロックＣ３の立上がりまでもクロックの幅が
１／２に短縮される。次の変化点３３は、クロックＣ２
の後半サイクル入るので、変化点３３にクロックＣ３の
立上がりがくるようにプリセットされる。次からは入力
信号ｎの変化点がクロックＣ３の立上がりに同期する。
るまでの入力信号ｎ，４相クロックＣ０〜Ｃ３及び出力
信号Ｓを示したタイミングチャートである。図のよう
に、入力信号ｎの変化点３１がクロックＣ０の期間に有
った場合は、変化点３１からクロックＣ３の立上がりま
ではクロックＣ０〜Ｃ２の幅が１／２に短縮される。次
の変化点３２はクロックＣ１内に入り、この次の変化点
３２からクロックＣ３の立上がりまでもクロックの幅が
１／２に短縮される。次の変化点３３は、クロックＣ２
の後半サイクル入るので、変化点３３にクロックＣ３の
立上がりがくるようにプリセットされる。次からは入力
信号ｎの変化点がクロックＣ３の立上がりに同期する。
第３図タイミングチャートにおいて、入力信号ｎの１ビ
ット期間において４相クロックのＣ０の立上がりは、１
回しか現われないし、必ず１回は現われる。このためク
ロックＣ０の立上がりにより入力信号のタイミングを取
り直すことにより４相クロックＣ０〜Ｃ３が入力信号ｎ
に同期していない時でも４相クロックＣ０〜Ｃ３に同期
したＰＣＭ信号が出力されることになる。
ット期間において４相クロックのＣ０の立上がりは、１
回しか現われないし、必ず１回は現われる。このためク
ロックＣ０の立上がりにより入力信号のタイミングを取
り直すことにより４相クロックＣ０〜Ｃ３が入力信号ｎ
に同期していない時でも４相クロックＣ０〜Ｃ３に同期
したＰＣＭ信号が出力されることになる。
なお、当然本出力信号の１ビット幅は４相クロックＣ０
〜Ｃ３の長短に従って変化している。
〜Ｃ３の長短に従って変化している。
本実施例では、入力信号ｎの“１”と“０”の変化点に
対し、クロックＣ３の立上がりを基準として、クロック
Ｃ０〜Ｃ２の期間を遅れとし、４相クロックの周波数を
速め、クロックＣ３の期間を進みとし、クロックＣ３の
期間のスタートを入力信号ｎの変化点に合わせ、さら
に、これらの位相調整を入力信号ｎの変化点の合った期
間のみに行なうことにより、バースト的に伝送されるＰ
ＣＭ信号に対して１ビットの欠損もないビット復調がで
きる。
対し、クロックＣ３の立上がりを基準として、クロック
Ｃ０〜Ｃ２の期間を遅れとし、４相クロックの周波数を
速め、クロックＣ３の期間を進みとし、クロックＣ３の
期間のスタートを入力信号ｎの変化点に合わせ、さら
に、これらの位相調整を入力信号ｎの変化点の合った期
間のみに行なうことにより、バースト的に伝送されるＰ
ＣＭ信号に対して１ビットの欠損もないビット復調がで
きる。
以上説明したように本考案は、バースト的に伝送される
ＰＣＭ信号に対しても１ビットの欠損もないビット復調
ができる効果と、入力信号周波数に合った内部発振周波
数を用いることにより、入力信号が“１”又は“０”の
長期間の連続でっても、同期外れが起こりにくいという
効果と、全てディジタル回路で構成されているため、発
振周波数のみ可変にすれば広範囲な入力周波数に対して
も復調可能であるという効果と、さらにループフィルタ
ーを使用しないので回路が簡単になるという効果があ
る。
ＰＣＭ信号に対しても１ビットの欠損もないビット復調
ができる効果と、入力信号周波数に合った内部発振周波
数を用いることにより、入力信号が“１”又は“０”の
長期間の連続でっても、同期外れが起こりにくいという
効果と、全てディジタル回路で構成されているため、発
振周波数のみ可変にすれば広範囲な入力周波数に対して
も復調可能であるという効果と、さらにループフィルタ
ーを使用しないので回路が簡単になるという効果があ
る。
第１図は本考案の一実施例を示すブロック図、第２図は
第１図に示す実施例の動作を示すタイミングチャート、
第３図は第１図に示す実施例の入力信号ｎと４相クロッ
クとの同期に至る動作を説明するためのタイミングチャ
ート、第４図は従来のディジタル信号同期回路のブロッ
ク図である。 １……変化点検出回路、２……クロック発振器、３，４
……カウンタ、５……デコーダ、６……タイミング調整
回路、７〜２進カウンタ、１６……フリップフロップ、
２０……位相比較器、２１……ループフィルタ、２２…
…ＶＣＯ、２３……分周器、２４……波形整形回路。
第１図に示す実施例の動作を示すタイミングチャート、
第３図は第１図に示す実施例の入力信号ｎと４相クロッ
クとの同期に至る動作を説明するためのタイミングチャ
ート、第４図は従来のディジタル信号同期回路のブロッ
ク図である。 １……変化点検出回路、２……クロック発振器、３，４
……カウンタ、５……デコーダ、６……タイミング調整
回路、７〜２進カウンタ、１６……フリップフロップ、
２０……位相比較器、２１……ループフィルタ、２２…
…ＶＣＯ、２３……分周器、２４……波形整形回路。
Claims (1)
- 【請求項１】ディジタル信号の入力信号の変化点を検出
する変化点検出回路と、前記入力信号に対しＮ倍の周波
数の第１のクロックおよびこの第１のクロックより大き
な周波数の第２のクロックを出力するクロック発振回路
と、通常は前記第１のクロックを計数するカウンタと、
このカウンタに接続され前記入力信号に同期した多相ク
ロックを発生する多相クロック発生回路と、前記多相ク
ロックにより定められる第１の期間内に前記入力信号の
変化点が入った時の該変化点から前記多相クロックによ
り定められる第１の時点までの間は前記第２のクロック
を前記カウンタに計数させて前記多相クロックの時間幅
を縮め前記第１の期間以外である第２の期間内に前記入
力信号の変化点が入った時に前記カウンタをプリセット
して前記多相クロックについて定められる前記第１の時
点を同期させる位相差検出回路と、前記入力信号を前記
多相クロックにより定められる第２の時点に同期させる
タイミング調整回路とを含むことを特徴とするディジタ
ル信号同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987015249U JPH0631795Y2 (ja) | 1987-02-03 | 1987-02-03 | デイジタル信号同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987015249U JPH0631795Y2 (ja) | 1987-02-03 | 1987-02-03 | デイジタル信号同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63125444U JPS63125444U (ja) | 1988-08-16 |
| JPH0631795Y2 true JPH0631795Y2 (ja) | 1994-08-22 |
Family
ID=30806007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987015249U Expired - Lifetime JPH0631795Y2 (ja) | 1987-02-03 | 1987-02-03 | デイジタル信号同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0631795Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5515920B2 (ja) * | 2010-03-24 | 2014-06-11 | 株式会社明電舎 | Ｄｐｌｌ回路 |
-
1987
- 1987-02-03 JP JP1987015249U patent/JPH0631795Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63125444U (ja) | 1988-08-16 |
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