JPH01245717A - ディジタルコードにおけるビットの遷移を同期させる電子回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、入力パラメータの関数として一対の値の間を
遷移する複数の２進ヒントから成るディジタルコードを
生成する主要段を備えた電子回路に関し、その遷移は理
想的には、該入力パラメータが入力範囲を横断する時に
所定のアルゴリズムに従って生じ、そのビットは、少な
くとも一つのビットから成る第１の組と、少なくとも一
つのビットから成る第２の組とに分割される。

（従来技術とその問題点） 折りたたみ型のアナログ−ディジタル変換器（ＡＤＣ）
では、ディジタル出力コードを形成するビットは、普通
は二つの大きく離れた経路に沿って生成される。相変換
回路は、アナログ入力電圧に直接応答して一組の粗（高
位）ビットを生成する。精密変換回路は、入力電圧を折
りたたむ回路から供給される一つ以上の信号に応答して
一組の精密（低位）ビットを生成する。

ヴアン・デ・ブリット（Ｖａｎ　　ｄｅ　　Ｇｒｉｆｔ
）等の著作「モノリシック８ビット・ビデオ／Ｄ変換器
」（“八　Ｍｏｎｏｌｉｔｈｉｃ　　　８　−Ｂｉｔ　
　　Ｖｉｄｅｏ　　　Ａ　／　ＤＣｏｎｖｅｒｔｅｒ”
、　　ＩＥＥＥ　　ＪＳＳＣ，Ｊｕｎｅ　１９８４．　
　ｐＨ−３７４−３７８）を参照されたい。

折りたたみＡＤＣに伴う一つの困難は、精密級のビット
が２進「０」と２進「１」との間の対応する遷移をする
入力電圧の値から僅かに異なる入力電圧の値で、組紐の
ビットが２進「０」と２進「１」との間で遷移すること
があることである。

例えば、相変換器から供給される２ビットと、精密変換
器から供給される２ビットとから成る単純な４ビット「
２進」コードを考察する。入力電圧は、コードが（００
１１）となる入力電圧範囲の部分にあると仮定する。一
番左のビットは最上位のビア）（ＭＳＢ）である。一番
右のビットは最下位のビット（Ｌ　Ｓ　Ｂ）である。

入力電圧がＩ　ＬＳＢに相当する量だけ増大すると、コ
ードは（０１００）に変化するであろう。

しかし、常にそうとは限らない。粗ビットは精密ビット
とは別の経路に沿って生成されるので、例えば入力オフ
セントエラー、遅延差、及び／又はノイズ等の現象に起
因して、下位２ビットが「１」から「０」へ転換する前
又はその後に第２位のビットが「０」から「１」へ転換
することがある。

該コードは（０１１１）又は（ＯＯ００）に変化する。

該コードによって生成される実際の値は、目的とする（
０１００）の付近にはない。同様の問題がＭＳＢにもあ
る。

（発明の概要） 本発明は、ビット同期方式を利用して前記の種類のビッ
ト遷移問題を克服する電子回路である。

本発明の出発点は、入力パラメータの関数として一対の
２進値の間を遷移する複数のビットから成るディジクル
コードを生成する主要段である。該遷移は、理想的には
、入力パラメータが適当な入力範囲を横断する時に所定
のアルゴリズムに従って生じる。該ビットは第１及び第
２の組に７分けられ、その各々が一つ以上のビットから
成る。該第２の組のビットは、普通は、該主要段中の、
該第１の組のそれとは異なる電子経路に沿って生成され
る。

同期段が、該第１の組のビットの遷移を、該第２の組の
ビットの遷移と同期させる。基本的方法は、該第１の組
のビットの遷移領域を画定することである。遷移領域と
は、根本的には、該入力範囲の、」１記種類の現象が原
因と成って該第１の組のビットが間違った値に遷移する
可能性のある部分のことである。該遷移領域に合致する
信号を使って、該第１の組のビットの値を、該第２の組
のビットに基づく情報と適宜置換する。遷移領域での置
換をする毎に、該第２の組の単一のビットを使うのが好
都合である。遷移領域の外では、置換は行なわれない。

特に、該同期段は、制御回路と置換回路とで、この方式
を実施する。該制御回路は、少なくとも一つの同期信号
を生成する。入力パラメータが、入力範囲の、同期信号
と関連する該第１の組のビットが単一の遷移を為し、且
つ該第２の組の対応するビットが単一の遷移を為す遷移
領域にある時に、その同期信号は特定の状態に到達する
。各同期信号がその特定の状態に到達する時、該置換回
路は、該第１の組の各関連ビットの値を、所定のアルゴ
リズムを満足する様に、該第２の組の対応ビットの値又
は該第２の組の対応ビットの補数の値と、置換する。

該アルゴリズムは、代表的には、該第１の組の各ビット
が粗ビットで且つ該第２の組の各ビットが精密ビットで
ある２進コードである。この場合、最上位の精密ビット
のみが、置換を実行するのに使われる。該置換回路は、
特に、粗ビットの値を、若しその粗ビットが適当な遷移
領域内で遷移する最上位ビットであれば該最上位精密ビ
ットの補数の値と置換し、若しその粗ビットが該遷移領
域内で遷移する最上位ビットでなければ該最上位精密ビ
ットの値と置換する。

本発明は、同期エラーを簡単で、且つ、信頼出来る方法
で解消する。折りたたみＡＤＣでは、少数の回路で同期
を達成することが出来る。

次に、添付図面に示した実施例を参照して、本発明を説
明する。

（実施例） 図面及び好適な実施例に関する説明において、同じ参照
符号は同−又は非常によく似たものを表わす。ｒＮＪは
、先に定義された信号を補足する信号を示す下添え字と
して使われる。

図面を参照すると、第１図は、アナログ入力電圧Ｖｌ　
を、Ｍビットディジタルコードに変換する主要段を含む
アナログ−ディジタル変換器を示す。

該ディジタルコードは、Ｋ個の２進ビットＢ。、Ｂ１・
・・・・・１３ｇ−＋の第１の組と、Ｍ−に個の２進ビ
ットＢｘ　、ＢＫ−＋　・・・・・・ＢＭ−１の第２の
組とに分割される。Ｋは代表的には２以上であるが、１
であっても良い。Ｍ−にも同様である。

ビットＢ。−Ｂ）Ｉ−１は、入力電圧Ｖ、が、低電圧レ
ベル■。から高電圧レベルＶＦまでに互る入力範囲を横
断する時、「０」と「１」との間を遷移する。コードは
、入力Ｖ１がＶ。以下である時、一つの値（普通は「全
部０」）に固定される。入力Ｖ１が７１以上である時、
コードは他の値（普通は「全部１」）に固定される。２
進遷移は理想的には所定のアルゴリズムに従って生じる
。

この主要なＡＤＣ段は、第１変換回路１０及び第２変換
回路１２から成る。変換回路１０は一つの電子経路に沿
ってビットＢ。−１３ｘ−＋を生成する。変換回路１２
は同様に他の電子経路に沿ってビットＢｘ　　Ｂ）Ｉ−
１を生成する。

これら二つの経路間には、普通、僅かではあるが重要な
信号伝達遅延差がある。これら遅延差を適切に考慮しな
ければ、この差に起因してビットＢ、−Ｂ□、のうちの
成るものが間違った点で遷移する可能性がある。ノイズ
についても同様である。回路１０及び１２の入力回路の
小さなオフセットエラーは、入力Ｖ１の、ビットＢ。−
ＢＭ−１が遷移する値に影響を与える。前述の現象に起
因するコードエラーを防止するために、本発明の教示に
従って作動子るビット同期段は、第１の組のビン）Ｂｏ
　　Ｂｘ−＋の遷移を第２の組のビットＢＫ　　ＢＮ−
１の対応する遷移と同期させる。

該同期段は、同期制御回路１４及びビット置換回路１６
から成る。制御回路１４は、第１の組のビットＢ。−Ｂ
、−３が、その値において理想的には第２の組のビット
ＢＫ　ＢＭ−１の遷移と同時であるべき遷移を為す入力
■１の値に近い値である時を示す一つ以上の同期電圧信
号ＶＡを生成する。

７、ｆ４　■４信号のうちの一つが該第１の組の一つの
ビットについて、そのことを指示した時、置換回路１６
は、そのビットの現在の値を、該第２の組のビットから
導出される情報と置換する。従って、回路１６は、該第
２の組のＭ−にビットと同期したに個のビットＢ。’、
Ｂｌ’・・・・・・ＢＫ−１′の組を提供する。置換が
行なわれた場合を除いて、この同期させられた組の各ビ
ットは、元の組の中の同し番号のビットと同一である。

該同期段の動作の理解は、第２図のグラフを参照すれば
容易である。コードが従うアルゴリズムにより、第１の
組のビットが遷移する人力■１の各値について一つ又は
二つの場合、即ち、（１）第２の組の少なくとも一つの
ビットが理想的に同時遷移を為す場合と、（２）第２の
組のいずれのビットも理想的に同時遷移を為さない場合
と、がある。後者の場合は、第２図におけるビットＢ、
の遷移Ｔで代表される。ビットＢＫ　　ＢＭ−１のいず
れも遷移Ｔと同期して理想的に遷移しない。その結果、
ビット同期の問題は、この場合は存在しない。

前者の場合には、第１の組のピッ１〜が、第２の組の対
応するビットの遷移と理想的には同時であるように遷移
する入力■１の各値の周囲に、電圧遷移領域が画定され
る。該遷移領域は、遷移領域内の各ビットが「０」と「
１」との間を１回だけ遷移することと成る様に、十分に
狭い。しかし、該領域は、所期の領域外での遷移の確率
を普通は非常に小さくするのに十分な広さを持っている
。

第２図は、ビットＢ。、Ｂ＋　、Ｂｘ−＋における遷移
をほぼ中心とする三つの遷移領域ｘ、ｙ、ｚを示す。領
域Ｙで遷移を為すものとしてビット１３ｘ−＋　も示さ
れている。第２の組における対応ビットの遷移も見て取
ることが出来る。領域ＺにおけるＢＫ−１の遷移につい
ては、第２の組における二つのビットが対応し得ること
に注意するべきである。

制御回路１４は、各遷移領域に対して一つのＶ、同期信
号を供給する。各同期信号は、第１の組の一つ以上の特
定のビットと関連する。各ＶＡ倍信号、入力Ｖ１が第１
の組の関連ビットについての遷移領域にある時に、特定
の状態に到達する。

第２図は、それぞれ遷移領域ｘ、ｙ、ｚと関連する三つ
の同期信号ＶＡＸ、ＶＡＹ、ＶＡＺを示す。信号ＶＡＸ
−ＶＡ２の各々は、通常は低電圧ＶＬであり、そして入
力Ｖ、が関連の遷移領域に入ると、高電圧Ｖ１１となる
。領域Ｘ−Ｚの境界は、■、倍信号（ｖｔ　＋ＶＨ）／
２にほぼ等しく成る点に設定されている。即ち、先の段
落において述べた特定のＶＡ状態は、各■。信号が（Ｖ
Ｌ　＋ＶＨ）／２にほぼ等しい臨界電圧より高く成った
時に生じる。

Ｖヶ信号がその特定の状態にある時、置換回路１６は、
第１の組の各関連ビットの値を、（ａ）第２の組の対応
するビットの値又は（ｂｌ第２の組の対応するビットの
２進補数の値と、所定アルゴリズムを満足する様に、置
換する。例えば、回路１６は、該二つのビットの遷移が
同一方向である時には、第２の組の対応するビットの真
の値を使う。その遷移が反対方向である時には、逆とな
る。第２図の破線は、置換さ塾たビット値を示す。この
様にして、本発明は、ビットＢ。−ＢＫ−１の遷移をビ
ットＢＫ　　ＢＭ−１の遷移と同期させる。

重要性の低い同期エラーが第２の組のビ・ノドの遷移間
に存在することがある。このエラーの効果は、第２の組
の単一のビットを利用して遷移領域内の全ての置換を実
行することにより、最小にすることが出来る。即ち、回
路１６は、該領域内の各置換を、このビットの真の値又
はその補数値を使って実行する。ビットＢ。−ＢＭ−１
について予定されたアルゴリズムに依存して、第２の組
の一つのビットを使って全ての遷移領域での全ての置換
を実行することが出来る。

その予定されたアルゴリズムは、ビット番号が増大する
に従って次第に位が下がるビットＢ。−ＢＭ−１から成
る２進コードであるのが好都合である。ビットＢ。−Ｂ
Ｋ−１は、その場合、粗（上位）ビットである。ビット
ＢＫ　　ＢＭ−１は精密（下位）ピッＩ・である。第３
図は、Ｋ及びＭ−Ｋが共に２に等しい場合について、入
力Ｖ１の関数としての２進コードの変化を示す。

２進コード状態において最大限の同期精度を得るために
、置換回８ｒ１６は、置換の目的に最上位精密ピッＩ’
Ｂｘのみを使う。それは、第３図ではビットＢ２である
。より詳しく述べると、回路１６は、各遷移領域におい
て以下の置換手続きを採用する。該最上位精密ビットの
補数の値は、その領域内で遷移する最上位ビットである
粗ビットの各々に代入される。該最上位精密ビットの真
の値は、その領域内で遷移する他の粗ビットの各々の値
に代入される。この置換アルゴリズムは、下記の式 で表わすことが出来る。ここで下添え字ｊはＯないしに
−１の整数であり、ｐは、該遷移領域内で遷移する最上
位相ピッｌ’　Ｂ　ｐの下添え字の値に等しい値の整数
であり、ＢＮＸはＢＫの補数である。

遷移領域は、はぼ同じ広さを持っている。第３図に占め
されている様に、その幅は、最下位相ビットＢｘ−＋の
連続する遷移間の平均間隔の１分の−に等しいのが好都
合である。また、遷移領域の数は、ビットＢＫ−１が為
す遷移の数に等しい。

本発明は、折りたたみ型のＡＤＣに特に有益である。次
に、第４図は、一つのアナログ経路に沿って供給される
二つの粗ビットと、他のアナログ経路に沿って供給され
る６個の精密ビットとから成る８ビット２進コードを生
成する多重折りたたみＡＤＣへの本発明の適用を示す。

第１図の粗変換回路１０は、入力増幅器アレイ１８と、
加算アレイ２０と、−群の粗比較器２２とから成る。第
１図の回路１２は、アレイ１８及び２０、補間回路２４
、−群の精密比較器２６、及びエンコーダ２８から成っ
ている。

ｖヶ同期信号は、増幅器アレイ１８から通常供給される
増幅器信号の一部から成っている。第１図の回路１４を
形成するためには、アレイ１８内に既に存在する回路と
は別の付加的回路は不要である。これにより、特別に能
率的な構成となっている。

第５図はアレイ１８及び２０の詳細を示す。増幅器アレ
イ１８は、８行８列に排列された６４個の入力増幅器Ａ
。−Ａ６４を包含する。ｊを変化する整数であるとして
、各Ａ８は、入力電圧ｖ１と、対応する基準電圧ＶＲ４
との差を増幅して、中間の電圧ｖＡ、を作り出す。基準
電圧ＶＩＩＯ１ＶＲＩ・・・・・・Ｖ　Ｒ１ｌ＋は、Ｖ
ＩＩＯからＶ　１１６３までの入力範囲に互って等間隔
に離間した抵抗分圧器から供給される。

第６図は、■１の関数としての代表的電圧ＶＡＨの一般
的形状を示す。Ｖ、ｉは、理想的には、破線で示されて
いる三角形の形状を有する。実際の増幅器特性に起因し
て、ｖＡ□は実際には実線で示されている丸みを持った
形状となる。各電圧Ｖ　Ａ　１は、■１がＶ□−８とＶ
Ｒ□との間にある時にはしきい値電圧（ＶＬ　＋　Ｖｌ
ｌ　）　／　２を上回る。

代表的増幅器Ａ８の内部構造が第７図に示されている。

エミッタ接続ＮＰＮ　）ランジスタＱＬｉ及びＱＲｏは
それぞれ増幅器Ａ３−８及びＡ、。８のトランジスタＱ
Ｒ８，，□ｅ及びＱ　Ｌ　ｉ　＋　８のコレクタに接続
されている。増幅器Ａ、は、増幅器Ａ　ｉ　−Ｂと共同
して差動的に動作する。Ｖ、がＶ　Ｒｉと等しく成る時
、作動対ＱＬ、及びＱ□は平衡するので、ＶＡｚはゼロ
となる。増幅器Ａ３−９の作動対ＱＬ、−，及びＱＲ，
−。

も同様に、■１がＶｌｚ−６と等しく成る時に平衡する
。コレクタクロスカップリングの故に、ＶＡＩは、その
点でもう一度零となる。その結果、■□は、ＶｌがＶ　
Ｒｉ　−４に等しく成る時にｖＨに到達し、■１がＶＲ
ｉ　−１□より低いか又はＲＲｉ。４より大きい時には
一定値■、である。

第５図に示されている様に、加算アレイ２０は、折りた
たみアレイ３０と、粗加算部３２とに細分される。折り
たたみアレイ３０は、１６個目毎の中間信号Ｖ　Ａ　４
を電気的に組み合わせて、８対の補足用の折りたたみ電
圧■８を作り出す。加算部３２は、ＶＡｉ信号のうちの
成るものを電気的に組み合わせて、２対の補電圧■。を
生成する。第５図中の円は、Ａ、増幅器への特別の接続
を表わす。

第４図に戻ると、相比較器群２２は、二つの真ＶＣ電圧
をその補数電圧とそれぞれ比較することにより粗ピッ）
Ｂ。及びＢ＋を生成する二つのマスタースレーブフリッ
プフロップから成っている。

補間回路２４は、連続する■６電圧間をファクター４で
補間して３２対の補足用の折りたたみ電圧■。を生成す
る。回路２４は、１９８７年１２月２日に出願された米
国特許出願第１２７，８６７号に開示された方法で構成
するのが好都合である。第８図は、ｖｌの関数としての
電圧Ｖ、の代表的な一つを示す。

精密比較器群２６は、３２個の真ＶＤ電圧をその補数電
圧とそれぞれ比較して、円形コードを成す３２ビットの
ストリングＢを生成するフリップフロップ・ラダーから
成っている。該ラダーから供給されるビット信号は、第
４図に示されている最上位精密ビットＢ２及びその補数
ＢＮ□とを包含する。該ラダーは、「温度計又は円形コ
ードに適するエラー補正回路」（Ｅｒｒｏｒ　　Ｃｏｒ
ｒｅｃｔｉｏｎＣｉｒｃｕｉｔ　　５ｕｉｔａｂｌｅ　
　ｆｏｒ　　Ｔｈｅｒｍｏｍｅｔｅｒ　　ｏｒＣ４ｒｃ
ｕｌａｒ　　Ｃｏｄｅ”）を名称として共に出願された
米国特許出願ＰＨＡ１１６８号に記載されている方法で
構成するのが好都合である。

エンコーダ２８は、ビットストリングＢを精密ビット８
３　　ＢＴに変換する。エンコーダ２Ｂは、適当な入力
論理回路と、適切にプログラムされた読み出し専用メモ
リーとから成る。Ｂ２に対するディジタル処理とは別に
ビットＢ３　　Ｂ７を生成するために為される追加のデ
ィジタル処理は、普通は、それ自体としては精密ビット
に著しい同期問題を持ち込むものではない。

第９図は、置換回路１６の内部回路の好適な実施例の機
能的等価物を示す。この機能的等価物は、図示の様に接
続された補数出力バッファ−３４、ＯＲ／ＮＯＲゲート
３６、ＡＮＤゲート３８．４０．４２．４４．４６、及
びＯＲゲート４８及び５０から成る。ゲー）３４−５０
は、普通の組み合わせ原理に従って作動する。ゲート３
８−５０は、一つのＣＭＬゲートをゲート３８．４０．
４８に使用し、他のＣＭＬゲートをゲート４２−４６及
び５０に使って電流モードロジック（ＣＭＪ）として実
施するのが好都合である。

第９図の置換回路１６に供給される同期信号■Ａは、第
４図の入力増幅器アレイ１８から供給される増幅器電圧
Ｖ　Ａ　ｌ　ｑ、　Ａ３Ｓ　、ＶＡＳＩから成■ る。第４図のＡＤＣは８ビット２進コードを生成するが
、粗ビットＢ０及びＢ、及び精密ビットＢ２のみが同期
方式に関連する。第３図に表わされている４ビット２進
コードについても同様である。その結果、ｖｌが第３図
に示されている低遷移領域、中遷移領域、及び高遷移領
域にある時をそれぞれ特定する三つの同期信号は、信号
Ｖ　Ａ　Ｉ　ｑ、ＶＡ３５、ＶＭＳＩにほぼ等しい。

第４図の回路１６の働きは、（ａｌＶＡ３５が（ＶＬ　
＋Ｖｏ　）１２より大きければビットＢ、及びＢ、の値
をＢＮ□及びＢ２の値とそれぞれ置換し、（ｂ）　Ｖ　
Ａ＋　ｑ又はＶＡＳＩが（Ｖｔ、　＋Ｖｏ　）　ｉ　２
より大きければビットＢ＋　の値をビン）ＢＨ□の値と
置換することである。この置換の、注目に値する特徴は
、Ｖｌが第３図に示されている低遷移領域又は高遷移領
域のいずれかにある時にピッＩ−Ｂ　、の値がＢ、□の
値と置換されることである。その結果、第９図にＯＲ／
ＮＯＲゲート３６で示されている様に、電圧ＶＡＩ９及
びＶ　Ａ３Ｓに対して論理０９組み合わせ演算が為され
得ることとなる。より一般的には、回路１６は、論理○
Ｒ倍信号又は、同じ置換が為される同期信号の各群を生
成するゲートを使用することが出来る。

特定の実施例を参照して本発明を説明したが、その説明
は専ら例示を目的とするものであって、特許請求の範囲
の欄に記載された発明の範囲を限定するものと看做され
るべきではない。例えば、２進「０」及び「１」の定義
は随意であって、前記とは逆に定義することも出来る。

−群の遷移領域に同じ置換が為される場合には、論理Ｏ
Ｒ演算により組み合わされる同期信号の群の代わりに、
初めに単一の同期信号を定義することが出来る。

ビットに対するアルゴリズムは、第１の組のビットに対
する２進コード及び第２の組のビットに対するダレイコ
ード等の、二つ以上のサブアルゴリズムから構成するこ
とが出来る。三つ以上の全体として異なるピッＩ・の組
がある場合には、本発明を重複して適用することが出来
る。従って、この技術分野の専門家は、特許請求の範囲
に記載された発明の真の範囲から逸脱することなく、色
々な変形や応用を為すことが出来る。

【図面の簡単な説明】

第１図は、本発明のビット同期方式を使うＡＤＣのブロ
ック図である。 第２図及び第３図は、第１図のＡＤＣについて同期信号
及びビットが入力電圧の関数として変化する様子を示す
図である。 第４図は、第１図のＡＤＣの折りたたみ型実施例のブロ
ック図である。 第５図は、第４図のＡＤＣの入力増幅器及び加算アレイ
の回路図である。 第６図は、第５図の増幅器アレイの代表的入力増幅器か
らの出力電圧が入力電圧と共にどのように変化するかを
示す図である。 第７図は、この増幅器の回路図である。 第８図は、第４図のＡＤＣの補間回路から供給される代
表的折りたたみ電圧が入力電圧と共にどのように変化す
るかを示す図である。 第９図は、第４図のＡＤＣのピッＩ−置換回路の論理回
路図である。 ３０・・・・・・折りたたみアレイ、 ３２・・・・・・粗加算部。

Claims (6)

【特許請求の範囲】
1. （１）入力パラメータの関数として一対の２進値間を遷
   移する複数の２進ビットから成るディジタルコードを生
   成する主要段から成っており、該遷移は、理想的には、
   該入力パラメータが入力範囲を横断する時所定のアルゴ
   リズムに従って生じ、該ビットは少なくとも一つのビッ
   トの第１の組と、少なくとも一つのビットの第２の組と
   に分割される様に成っている電子回路であって、 該入力パラメータに応答して少なくとも一つの同期信号
   を生成する制御手段であって、該同期信号と関連する該
   第１の組のビットがその領域で単一の遷移を為し、且つ
   該第２の組の対応するビットがその領域で単一の遷移を
   為す該入力範囲の遷移領域に該入力パラメータがある時
   に該各同期信号が特定の状態に到達する様に成っている
   制御手段と、 各同期信号がその特定の状態にある時に該信号に応答し
   て該第１の組の各関連ビットの値を、該第２の組の対応
   するビットの値又は該第２の組の対応するビットの２進
   補数の値と、該所定アルゴリズムに従って置換する置換
   手段と、から成る同期段を有することを特徴とする電子
   回路。
2. （２）該置換回路は、該第２の組の単一のビットの値又
   はそのビットの２進補数の値を使って遷移領域で全置換
   を実行することを特徴とする請求項１に記載の回路。
3. （３）該主要段に第１及び第２のビット生成経路があり
   、該第１の組の各ビットが該第１の経路に沿って生成さ
   れ、該第２の組の各ビットが該第２の経路に沿って生成
   される様に成っていて、各同期信号についての特定の状
   態は、臨界電圧の特定の側にあることを特徴とする請求
   項１に記載の回路。
4. （４）各同期信号について唯一の遷移領域があることを
   特徴とする請求項３に記載の回路。
5. （５）少なくとも二つのビットが各組にあり、該置換手
   段は、該第２の組のビットのうちの唯一のビット又はそ
   のビットの２進補数の値を使って遷移領域の全置換を実
   行することを特徴とする請求項３に記載の回路。
6. （６）該主要段は、 （ａ）該入力パラメータに応答して、該入力パラメータ
   が該入力範囲を横断する時第１及び第２のレベルの間を
   変化する複数の中間信号を生成する手段であって、その
   各中間信号は、該入力パラメータが該入力範囲を横断す
   る間の殆どを該第１レベルにあり、他の各中間信号と異
   なる該入力パラメータの値で該第２のレベルに達する様
   に成っている手段と、（ｂ）外中間信号に応答して該第
   ２の組の各ビットを生成する手段と、から成っており、
   該同期段は、該主要段の一部から成っており、各同期信
   号は該中間信号の一つであることを特徴とする請求項１
   に記載の回路。