JPH11214993A - Ａ／ｄ変換器、ボリュームシステム、及びａ／ｄ変換方式 - Google Patents
Ａ／ｄ変換器、ボリュームシステム、及びａ／ｄ変換方式Info
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- JPH11214993A JPH11214993A JP10013059A JP1305998A JPH11214993A JP H11214993 A JPH11214993 A JP H11214993A JP 10013059 A JP10013059 A JP 10013059A JP 1305998 A JP1305998 A JP 1305998A JP H11214993 A JPH11214993 A JP H11214993A
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/56—Input signal compared with linear ramp
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 アナログ入力に重畳したノイズによって生ず
る変換出力のバタツキを回避したＡ／Ｄ変換器を提供す
る。 【解決手段】 各デジタルコードに対応して段階的に一
定範囲のアナログ変換レベルを生成する変換レベル生成
部を有し、前記各アナログ変換レベルのうち、アナログ
入力値の大きさに対応したアナログ変換レベルを一定周
期毎に検出して、このアナログ変換レベルに対応した前
記デジタルコードを変換コードとして出力するＡ／Ｄ変
換器において、前記各アナログ変換レベル間にそれぞれ
不感帯を設け、前記アナログ入力値が前記不感帯に対応
した値になったときは、１周期前に出力したデジタルコ
ードを変換コードとして引き続き出力する構成にした。
る変換出力のバタツキを回避したＡ／Ｄ変換器を提供す
る。 【解決手段】 各デジタルコードに対応して段階的に一
定範囲のアナログ変換レベルを生成する変換レベル生成
部を有し、前記各アナログ変換レベルのうち、アナログ
入力値の大きさに対応したアナログ変換レベルを一定周
期毎に検出して、このアナログ変換レベルに対応した前
記デジタルコードを変換コードとして出力するＡ／Ｄ変
換器において、前記各アナログ変換レベル間にそれぞれ
不感帯を設け、前記アナログ入力値が前記不感帯に対応
した値になったときは、１周期前に出力したデジタルコ
ードを変換コードとして引き続き出力する構成にした。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ入力に重
畳したノイズによる悪影響を防止する機能を備えたＡ／
Ｄ変換器及びＡ／Ｄ変換方式と、このＡ／Ｄ変換器を搭
載したボリュームシステムに関する。
畳したノイズによる悪影響を防止する機能を備えたＡ／
Ｄ変換器及びＡ／Ｄ変換方式と、このＡ／Ｄ変換器を搭
載したボリュームシステムに関する。
【０００２】
【従来の技術】従来のＡ／Ｄ変換器としては次のような
ものがあった。
ものがあった。
【０００３】図１４（ａ），（ｂ）は、従来のＡ／Ｄ変
換器（３ビット分解能）の一構成例を示す図であり、同
図（ａ）はその全体構成図、同図（ｂ）はアナログスイ
ッチの回路図である。
換器（３ビット分解能）の一構成例を示す図であり、同
図（ａ）はその全体構成図、同図（ｂ）はアナログスイ
ッチの回路図である。
【０００４】このＡ／Ｄ変換器は、図１４（ａ）に示す
ように、変換レベル出力部１０１、デコーダ（３ｔｏ
８）１０２、コンパレータ１０３、リセット機能付きＤ
フリップフロップ１０４、３ビット・シリアルパラレル
アウト（ＳＩＰＯ）レジスタ１０５，３ビット・パラレ
ルインパラレルアウト（Ｐ２Ｐ０）レジスタ１０６、及
びクロック・ジェネレータ１０７を備えている。
ように、変換レベル出力部１０１、デコーダ（３ｔｏ
８）１０２、コンパレータ１０３、リセット機能付きＤ
フリップフロップ１０４、３ビット・シリアルパラレル
アウト（ＳＩＰＯ）レジスタ１０５，３ビット・パラレ
ルインパラレルアウト（Ｐ２Ｐ０）レジスタ１０６、及
びクロック・ジェネレータ１０７を備えている。
【０００５】変換レベル出力部１０１は、電源ラインＶ
ＤＤとグランドＧＮＤとの間に直列接続され各変換コー
ド［１１１］〜［０００］に対応した変換レベルを発生
する抵抗群と、その各抵抗の接続点に接続されたアナロ
グスイッチ群ＳＷ１１１〜ＳＷ００１とで構成されてい
る。例えばアナログスイッチＳＷ１１１は、図１４
（ｂ）に示すように、Ｐｃｈ−ＭＯＳトランジスタ１１
１とＮｃｈ−ＭＯＳトランジスタ１１２とインバータ１
１３で構成され、デコーダ１０２の制御により、クロッ
クＣＫ１〜ＣＫ３のレベルに応じてオン／オフするよう
になっている（図１５参照）。
ＤＤとグランドＧＮＤとの間に直列接続され各変換コー
ド［１１１］〜［０００］に対応した変換レベルを発生
する抵抗群と、その各抵抗の接続点に接続されたアナロ
グスイッチ群ＳＷ１１１〜ＳＷ００１とで構成されてい
る。例えばアナログスイッチＳＷ１１１は、図１４
（ｂ）に示すように、Ｐｃｈ−ＭＯＳトランジスタ１１
１とＮｃｈ−ＭＯＳトランジスタ１１２とインバータ１
１３で構成され、デコーダ１０２の制御により、クロッ
クＣＫ１〜ＣＫ３のレベルに応じてオン／オフするよう
になっている（図１５参照）。
【０００６】図１６は、上記Ａ／Ｄ変換器の動作を示す
タイミングチャートである。
タイミングチャートである。
【０００７】上記Ａ／Ｄ変換器によれば、アナログスイ
ッチＳＷ１１１からＳＷ００１まで順次オンしていき、
その出力電圧とアナログ入力ＩＮＰＵＴとがコンパレー
タ１０３で比較される。変換レベル出力部１０１から出
力される変換レベルがアナログ入力ＩＮＰＵＴよりも小
さくなったとき（本例ではＳＷ０１０がオンしたと
き）、コンパレータ１０３の比較出力ＣＯが“Ｈ”レベ
ルに立ち上がる。
ッチＳＷ１１１からＳＷ００１まで順次オンしていき、
その出力電圧とアナログ入力ＩＮＰＵＴとがコンパレー
タ１０３で比較される。変換レベル出力部１０１から出
力される変換レベルがアナログ入力ＩＮＰＵＴよりも小
さくなったとき（本例ではＳＷ０１０がオンしたと
き）、コンパレータ１０３の比較出力ＣＯが“Ｈ”レベ
ルに立ち上がる。
【０００８】これを受けて、その後にＤフリップフロッ
プ１０４の出力ＣＯＤが“Ｈ”レベルになると、レジス
タ１０５のパラレル出力Ｄ１が［０１０］になる。そし
て、ＬＤ信号が“Ｌ”レベルから“Ｈ”レベルになるタ
イミング（図１６のｔ１１）で、レジスタ１０６に上記
のデータ［０１０］が取り込まれ、Ａ／Ｄ変換器出力Ｏ
ＵＴＰＵＴとしてコード［０１０］が出力される。
プ１０４の出力ＣＯＤが“Ｈ”レベルになると、レジス
タ１０５のパラレル出力Ｄ１が［０１０］になる。そし
て、ＬＤ信号が“Ｌ”レベルから“Ｈ”レベルになるタ
イミング（図１６のｔ１１）で、レジスタ１０６に上記
のデータ［０１０］が取り込まれ、Ａ／Ｄ変換器出力Ｏ
ＵＴＰＵＴとしてコード［０１０］が出力される。
【０００９】このようなＡ／Ｄ変換動作が繰り返され、
その後の時刻ｔ１２には、Ａ／Ｄ変換器出力ＯＵＴＰＵ
Ｔとしてコード［００１］が出力される。
その後の時刻ｔ１２には、Ａ／Ｄ変換器出力ＯＵＴＰＵ
Ｔとしてコード［００１］が出力される。
【００１０】次に、上記Ａ／Ｄ変換器を適用したボリュ
ームシステムの説明を行う。
ームシステムの説明を行う。
【００１１】図１７は、上記Ａ／Ｄ変換器を適用したシ
ステムの概略構成図である。
ステムの概略構成図である。
【００１２】このボリュームシステムは、上記図１４に
示したＡ／Ｄ変換器１２０を有し、ボリューム１２１に
よって生成されたＤＣ電位をＡ／Ｄ変換器１２０により
Ａ／Ｄ変換して、ディジタル制御ボリューム１２２をコ
ントロールするシステムである。本システムは、例え
ば、ＩＣ外部のボリューム１２１によりＤＣ電位を作り
ＩＣ内蔵のＡ／Ｄ変換器を通してＩＣ内蔵のデジタル制
御音声ボリューム１２２を制御する場合に適用される。
示したＡ／Ｄ変換器１２０を有し、ボリューム１２１に
よって生成されたＤＣ電位をＡ／Ｄ変換器１２０により
Ａ／Ｄ変換して、ディジタル制御ボリューム１２２をコ
ントロールするシステムである。本システムは、例え
ば、ＩＣ外部のボリューム１２１によりＤＣ電位を作り
ＩＣ内蔵のＡ／Ｄ変換器を通してＩＣ内蔵のデジタル制
御音声ボリューム１２２を制御する場合に適用される。
【００１３】ディジタル制御ボリューム１２２の回路例
を図１８に示す。本例のディジタル制御ボリューム１２
２は、８レベルのボリュームであり、デコーダ（３ｔｏ
８）１２２ａと、出力電圧生成部１２２ｂとで構成され
ている。デコーダ１２２ａに関して、３ビット・入力デ
ータＩＮＰＵＴ（Ａ，Ｂ，Ｃ）に対する出力データＯＵ
ＴＰＵＴの関係が図１９に示されている。また、出力電
圧生成部１２２ｂは複数の抵抗ｒと複数のスイッチＳＷ
０〜ＳＷ７から成る。
を図１８に示す。本例のディジタル制御ボリューム１２
２は、８レベルのボリュームであり、デコーダ（３ｔｏ
８）１２２ａと、出力電圧生成部１２２ｂとで構成され
ている。デコーダ１２２ａに関して、３ビット・入力デ
ータＩＮＰＵＴ（Ａ，Ｂ，Ｃ）に対する出力データＯＵ
ＴＰＵＴの関係が図１９に示されている。また、出力電
圧生成部１２２ｂは複数の抵抗ｒと複数のスイッチＳＷ
０〜ＳＷ７から成る。
【００１４】かかる８レベルのボリューム１２２の制御
には３ビットのデータがあれば良いので、上記図１４に
示したＡ／Ｄ変換器を図１７のボリュームシステムに使
用することができる。
には３ビットのデータがあれば良いので、上記図１４に
示したＡ／Ｄ変換器を図１７のボリュームシステムに使
用することができる。
【００１５】このような構成のボリュームシステムにお
いて、今、ＤＣ電位として、図２０に示すように入力レ
ベルＡ（４Ｖ）が入力されれば、Ａ／Ｄ変換器１２０は
コード［１１０］を出力し、図１８のデコーダ１２２ａ
の出力Ｓ３＝“Ｈ”となり、スイッチＳＷ５がオンし、
ＩＮ端子に入力された信号を４／７に減衰してＯＵＴ端
子に出力する。
いて、今、ＤＣ電位として、図２０に示すように入力レ
ベルＡ（４Ｖ）が入力されれば、Ａ／Ｄ変換器１２０は
コード［１１０］を出力し、図１８のデコーダ１２２ａ
の出力Ｓ３＝“Ｈ”となり、スイッチＳＷ５がオンし、
ＩＮ端子に入力された信号を４／７に減衰してＯＵＴ端
子に出力する。
【００１６】
【発明が解決しようとする課題】しかしながら、上記従
来のＡ／Ｄ変換器では次のような問題点があった。
来のＡ／Ｄ変換器では次のような問題点があった。
【００１７】図２０に示すように、ＤＣ電位として、入
力レベルＢ（２．５Ｖ）が入力された場合は、入力レベ
ルが２つの変換レベルの境界にあるため、変換コードは
［０１１］と［１００］の間を行き来するという問題が
あった。
力レベルＢ（２．５Ｖ）が入力された場合は、入力レベ
ルが２つの変換レベルの境界にあるため、変換コードは
［０１１］と［１００］の間を行き来するという問題が
あった。
【００１８】より詳しく説明すると、図２１（ａ）に示
すようにＡ／Ｄ変換器１２０に入力される信号には必ず
ノイズが混入しており、このため、図２０に示す入力レ
ベルＢのように境界近辺の信号が入力されると、混入さ
れたノイズに応じて２つの変換レベルの間を行き来する
ことになる。
すようにＡ／Ｄ変換器１２０に入力される信号には必ず
ノイズが混入しており、このため、図２０に示す入力レ
ベルＢのように境界近辺の信号が入力されると、混入さ
れたノイズに応じて２つの変換レベルの間を行き来する
ことになる。
【００１９】混入ノイズが例えば図２１（ｂ）に示され
る三角波Ｐ１１とすると、Ａ／Ｄ変換１２０の出力ＣＳ
Ｄ（ＯＵＴＰＵＴ）は、同図に示すように周期的に２つ
のレベルＡ，Ｂ（［０１１］，［１００］）を行き来す
る。その結果、デジタル制御ボリューム１２２のＩＮ端
子に例えば連続的な音声が入力されると、図２１（ｂ）
に示すようにＡＭ変調された様な波形が出力される。こ
の為、音が濁ったり、不快な音になったりする不具合が
発生する事になる。ＤＣ制御レベル（アナログ入力値）
が丁度境界近辺に来ることは頻繁ではないにしても、混
入ノイズのレベルが大きい場合はレベル不定となる区間
が増大し、上記不具合が発生する確率は高くなる。
る三角波Ｐ１１とすると、Ａ／Ｄ変換１２０の出力ＣＳ
Ｄ（ＯＵＴＰＵＴ）は、同図に示すように周期的に２つ
のレベルＡ，Ｂ（［０１１］，［１００］）を行き来す
る。その結果、デジタル制御ボリューム１２２のＩＮ端
子に例えば連続的な音声が入力されると、図２１（ｂ）
に示すようにＡＭ変調された様な波形が出力される。こ
の為、音が濁ったり、不快な音になったりする不具合が
発生する事になる。ＤＣ制御レベル（アナログ入力値）
が丁度境界近辺に来ることは頻繁ではないにしても、混
入ノイズのレベルが大きい場合はレベル不定となる区間
が増大し、上記不具合が発生する確率は高くなる。
【００２０】このように、従来のＡ／Ｄ変換器では、変
換コードが変わる境目近辺にアナログ入力があった場合
に、入力信号に重畳したノイズに起因して変換コードの
バタツキが発生することが問題となっていた。
換コードが変わる境目近辺にアナログ入力があった場合
に、入力信号に重畳したノイズに起因して変換コードの
バタツキが発生することが問題となっていた。
【００２１】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、アナログ入力
に重畳したノイズによる悪影響を回避することができる
Ａ／Ｄ変換器及びＡ／Ｄ変換方式を提供することであ
る。また、このＡ／Ｄ変換器を搭載したボリュームシス
テムを提供することである。
するためになされたもので、その目的は、アナログ入力
に重畳したノイズによる悪影響を回避することができる
Ａ／Ｄ変換器及びＡ／Ｄ変換方式を提供することであ
る。また、このＡ／Ｄ変換器を搭載したボリュームシス
テムを提供することである。
【００２２】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、各デジタルコードに対応して
段階的に一定範囲のアナログ変換レベルを生成する変換
レベル生成部を有し、前記各アナログ変換レベルのう
ち、アナログ入力値の大きさに対応したアナログ変換レ
ベルを一定周期毎に検出して、このアナログ変換レベル
に対応した前記デジタルコードを変換コードとして出力
するＡ／Ｄ変換器において、前記各アナログ変換レベル
間にそれぞれ不感帯を設け、前記アナログ入力値が前記
不感帯に対応した値になったときは、１周期前に出力し
たデジタルコードを変換コードとして引き続き出力する
構成にしたことにある。
に、第１の発明の特徴は、各デジタルコードに対応して
段階的に一定範囲のアナログ変換レベルを生成する変換
レベル生成部を有し、前記各アナログ変換レベルのう
ち、アナログ入力値の大きさに対応したアナログ変換レ
ベルを一定周期毎に検出して、このアナログ変換レベル
に対応した前記デジタルコードを変換コードとして出力
するＡ／Ｄ変換器において、前記各アナログ変換レベル
間にそれぞれ不感帯を設け、前記アナログ入力値が前記
不感帯に対応した値になったときは、１周期前に出力し
たデジタルコードを変換コードとして引き続き出力する
構成にしたことにある。
【００２３】第２の発明の特徴は、上記第１の発明にお
いて、前記不感帯の範囲は、前記各アナログ変換レベル
の範囲よりも大きくなるように構成したことにある。
いて、前記不感帯の範囲は、前記各アナログ変換レベル
の範囲よりも大きくなるように構成したことにある。
【００２４】第３の発明の特徴は、上記第１または第２
の発明において、前記アナログ入力値が前記不感帯に対
応した値になったときに、その不感帯の位置が１周期前
に出力したデジタルコードに対応したアナログ変換レベ
ルの隣にある場合は、１周期前に出力した前記デジタル
コードを引き続き出力し、当該不感帯が前記アナログ変
換レベルの隣にない場合は、該不感帯の隣にあるアナロ
グ変換レベルに対応したデジタルコードを変換コードと
して出力する構成にしたことにある。
の発明において、前記アナログ入力値が前記不感帯に対
応した値になったときに、その不感帯の位置が１周期前
に出力したデジタルコードに対応したアナログ変換レベ
ルの隣にある場合は、１周期前に出力した前記デジタル
コードを引き続き出力し、当該不感帯が前記アナログ変
換レベルの隣にない場合は、該不感帯の隣にあるアナロ
グ変換レベルに対応したデジタルコードを変換コードと
して出力する構成にしたことにある。
【００２５】第４の発明の特徴は、直流電位を生成して
出力する第１のボリュームと、前記第１のボリュームの
出力をアナログ／デジタル変換する請求項１乃至請求項
３のＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の変換出力によ
り制御される第２のボリュームとを備えたことにある。
出力する第１のボリュームと、前記第１のボリュームの
出力をアナログ／デジタル変換する請求項１乃至請求項
３のＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の変換出力によ
り制御される第２のボリュームとを備えたことにある。
【００２６】第５の発明の特徴は、各デジタルコードに
対応して段階的に一定範囲のアナログ変換レベルを生成
する変換レベル生成処理と、前記各アナログ変換レベル
のうち、アナログ入力値の大きさに対応したアナログ変
換レベルを一定周期毎に検出する変換レベル検出処理
と、検出されたアナログ変換レベルに対応した前記デジ
タルコードを変換コードとして出力する変換コード出力
処理とを実行するＡ／Ｄ変換方式において、前記各アナ
ログ変換レベル間にそれぞれ不感帯を予め設けておき、
前記変換レベル検出処理は、アナログ入力値の大きさに
対応したアナログ変換レベルまたは不感帯を一定周期毎
に検出し、この変換レベル検出処理により不感帯が検出
された場合は、前記変換コード出力処理として、１周期
前に出力したデジタルコードを変換コードとして引き続
き出力することにある。
対応して段階的に一定範囲のアナログ変換レベルを生成
する変換レベル生成処理と、前記各アナログ変換レベル
のうち、アナログ入力値の大きさに対応したアナログ変
換レベルを一定周期毎に検出する変換レベル検出処理
と、検出されたアナログ変換レベルに対応した前記デジ
タルコードを変換コードとして出力する変換コード出力
処理とを実行するＡ／Ｄ変換方式において、前記各アナ
ログ変換レベル間にそれぞれ不感帯を予め設けておき、
前記変換レベル検出処理は、アナログ入力値の大きさに
対応したアナログ変換レベルまたは不感帯を一定周期毎
に検出し、この変換レベル検出処理により不感帯が検出
された場合は、前記変換コード出力処理として、１周期
前に出力したデジタルコードを変換コードとして引き続
き出力することにある。
【００２７】第６の発明の特徴は、上記第５の発明にお
いて、前記不感帯の範囲は、前記各アナログ変換レベル
の範囲よりも大きくなるように設定したことにある。
いて、前記不感帯の範囲は、前記各アナログ変換レベル
の範囲よりも大きくなるように設定したことにある。
【００２８】第７の発明の特徴は、上記第５または第６
の発明において、前記アナログ入力値が前記不感帯に対
応した値になったときに、その不感帯の位置が１周期前
に出力したデジタルコードに対応したアナログ変換レベ
ルの隣にある場合は、１周期前に出力した前記デジタル
コードを引き続き出力し、当該不感帯が前記アナログ変
換レベルの隣にない場合は、該不感帯の隣にあるアナロ
グ変換レベルに対応したデジタルコードを変換コードと
して出力することにある。
の発明において、前記アナログ入力値が前記不感帯に対
応した値になったときに、その不感帯の位置が１周期前
に出力したデジタルコードに対応したアナログ変換レベ
ルの隣にある場合は、１周期前に出力した前記デジタル
コードを引き続き出力し、当該不感帯が前記アナログ変
換レベルの隣にない場合は、該不感帯の隣にあるアナロ
グ変換レベルに対応したデジタルコードを変換コードと
して出力することにある。
【００２９】
【発明の実施の形態】以下、本発明に係わるＡ／Ｄ変換
器、Ａ／Ｄ変換方式、及びボリュームシステムの実施形
態について説明する。
器、Ａ／Ｄ変換方式、及びボリュームシステムの実施形
態について説明する。
【００３０】図１は、本発明の第１実施形態に係るＡ／
Ｄ変換器の構成を示す回路図である。
Ｄ変換器の構成を示す回路図である。
【００３１】本例は、３ビットＡ／Ｄ変換器であり、本
発明の特徴を成す不感帯を加えた変換レベル出力部３１
を備えている。変換レベル出力部３１は、電源ラインＶ
ＤＤとグランドＧＮＤとの間に直列接続され抵抗群と、
その各抵抗の接続点に接続されたアナログスイッチ群と
で構成されている。この変換レベル出力部３１は、不感
帯を生成するために抵抗の数が従来の２倍になってお
り、これに併せてアナログスイッチの数も２倍となり、
４ビットＡ／Ｄ変換器の構造になっている。
発明の特徴を成す不感帯を加えた変換レベル出力部３１
を備えている。変換レベル出力部３１は、電源ラインＶ
ＤＤとグランドＧＮＤとの間に直列接続され抵抗群と、
その各抵抗の接続点に接続されたアナログスイッチ群と
で構成されている。この変換レベル出力部３１は、不感
帯を生成するために抵抗の数が従来の２倍になってお
り、これに併せてアナログスイッチの数も２倍となり、
４ビットＡ／Ｄ変換器の構造になっている。
【００３２】すなわち、各変換コード［１１１０］，
［１１００］，［１０１０］，［１０００］，［０１１
０］，［０１００］，［００１０］，［００００］に対
応した変換レベルを発生する抵抗の間には、不感帯を生
成するための抵抗が挿入されている。この不感帯を生成
する抵抗は、コード［１１１１］，［１１０１］，［１
０１１］，［１００１］，［０１１１］，［０１０
１］，［００１１］，［０００１］に対応し、図中では
＃記号が付されている。そして、かかる抵抗群に併せ
て、アナログスイッチＳＷ１１１１〜ＳＷ０００１から
成るアナログスイッチ群が構成されている。
［１１００］，［１０１０］，［１０００］，［０１１
０］，［０１００］，［００１０］，［００００］に対
応した変換レベルを発生する抵抗の間には、不感帯を生
成するための抵抗が挿入されている。この不感帯を生成
する抵抗は、コード［１１１１］，［１１０１］，［１
０１１］，［１００１］，［０１１１］，［０１０
１］，［００１１］，［０００１］に対応し、図中では
＃記号が付されている。そして、かかる抵抗群に併せ
て、アナログスイッチＳＷ１１１１〜ＳＷ０００１から
成るアナログスイッチ群が構成されている。
【００３３】例えばアナログスイッチＳＷ１１１１は、
図１４（ｂ）に示すものと同様の構成を成し、デコーダ
（４ｔｏ１５）３２の制御により、クロック・ジェネレ
ータ３８で生成されたクロックＣＫ１〜ＣＫ４のレベル
に応じてオン／オフするようになっている（図２参
照）。また、前記クロックＣＫ１〜ＣＫ４は、４ビット
・レジスタ３５のＤ端子に供給されるようになってい
る。
図１４（ｂ）に示すものと同様の構成を成し、デコーダ
（４ｔｏ１５）３２の制御により、クロック・ジェネレ
ータ３８で生成されたクロックＣＫ１〜ＣＫ４のレベル
に応じてオン／オフするようになっている（図２参
照）。また、前記クロックＣＫ１〜ＣＫ４は、４ビット
・レジスタ３５のＤ端子に供給されるようになってい
る。
【００３４】ここで、クロック・ジェネレータ３８は、
前記クロックＣＫ１〜ＣＫ４をクロックＣＫ０を分周し
て生成し（図３のタイミングチャート参照）、このクロ
ックＣＫ０をＤフリップフロップ３４用及びＤフリップ
フロップ３９用のクロックとして供給するほか、４ビッ
ト・シリアルインパラレルアウト（ＳＩＰＯ）レジスタ
３５用のリセット信号ＲＳＴと４ビット・レジスタ３５
の出力側に接続された４ビット・パラレルインパラレル
アウト（ＰＩＰＯ）レジスタ３６用のクロックＬＤも生
成する。
前記クロックＣＫ１〜ＣＫ４をクロックＣＫ０を分周し
て生成し（図３のタイミングチャート参照）、このクロ
ックＣＫ０をＤフリップフロップ３４用及びＤフリップ
フロップ３９用のクロックとして供給するほか、４ビッ
ト・シリアルインパラレルアウト（ＳＩＰＯ）レジスタ
３５用のリセット信号ＲＳＴと４ビット・レジスタ３５
の出力側に接続された４ビット・パラレルインパラレル
アウト（ＰＩＰＯ）レジスタ３６用のクロックＬＤも生
成する。
【００３５】アナログスイッチＳＷ１１１１からＳＷ０
００１まで順次オンしていき、その出力電圧とアナログ
入力ＩＮＰＵＴとがコンパレータ３３で比較される。変
換レベル出力部３１から出力される変換レベルがアナロ
グ入力ＩＮＰＵＴよりも小さくなったとき（本例ではＳ
Ｗ１０１０がオンしたとき）、図３のタイミングチャー
トに示すように、コンパレータ３３の比較出力ＣＯが
“Ｈ”レベルに立ち上がり、これを受けてＤフリップフ
ロップ３４の出力ＣＯＤも“Ｈ”レベルになる（図３の
時刻ｔ０）。
００１まで順次オンしていき、その出力電圧とアナログ
入力ＩＮＰＵＴとがコンパレータ３３で比較される。変
換レベル出力部３１から出力される変換レベルがアナロ
グ入力ＩＮＰＵＴよりも小さくなったとき（本例ではＳ
Ｗ１０１０がオンしたとき）、図３のタイミングチャー
トに示すように、コンパレータ３３の比較出力ＣＯが
“Ｈ”レベルに立ち上がり、これを受けてＤフリップフ
ロップ３４の出力ＣＯＤも“Ｈ”レベルになる（図３の
時刻ｔ０）。
【００３６】Ｄフリップフロップ３４の出力ＣＯＤが
“Ｈ”レベルになると、レジスタ３５の出力Ｄ１がリセ
ット状態［００００］から［１０１０］へ変化する。こ
の時点では、図３に示すように、レジスタ３６の出力Ｄ
２は、例えば不感帯に対応した［０１０１］になってお
り、さらに、レジスタ３６の出力側に接続された３ビッ
ト・パラレルインパラレルアウト（ＰＩＰＯ）レジスタ
３７から出力される出力データＯＵＴＰＵＴ（変換コー
ド）は、［０１０］となっているものとする。
“Ｈ”レベルになると、レジスタ３５の出力Ｄ１がリセ
ット状態［００００］から［１０１０］へ変化する。こ
の時点では、図３に示すように、レジスタ３６の出力Ｄ
２は、例えば不感帯に対応した［０１０１］になってお
り、さらに、レジスタ３６の出力側に接続された３ビッ
ト・パラレルインパラレルアウト（ＰＩＰＯ）レジスタ
３７から出力される出力データＯＵＴＰＵＴ（変換コー
ド）は、［０１０］となっているものとする。
【００３７】すなわち、レジスタ３６の出力Ｄ２のＬＳ
Ｂは、不感帯であるか否かを示すビットであり（本例で
は“１”の場合を不感帯としている）、ＥＱＯ信号とし
てフリップフロップ３９のＤ端子へ供給される。そし
て、ＮＯＲゲート４０は、フリップフロップ３９の出力
であるＥＱＯ信号とＬＤ信号とを入力して、３ビット・
レジスタ３７のクロックＬＤｄを出力し、レジスタ３６
の出力Ｄ２の上位３ビットがレジスタ３７のＤ端子に供
給されるようになっている。従って、時刻ｔ０から時刻
ｔ１までの区間では、ＥＱＯ＝“Ｈ”レベル、ＥＱＯｄ
＝“Ｈ”レベルとなる結果、ＬＤｄ＝“Ｌ”レベルであ
る。
Ｂは、不感帯であるか否かを示すビットであり（本例で
は“１”の場合を不感帯としている）、ＥＱＯ信号とし
てフリップフロップ３９のＤ端子へ供給される。そし
て、ＮＯＲゲート４０は、フリップフロップ３９の出力
であるＥＱＯ信号とＬＤ信号とを入力して、３ビット・
レジスタ３７のクロックＬＤｄを出力し、レジスタ３６
の出力Ｄ２の上位３ビットがレジスタ３７のＤ端子に供
給されるようになっている。従って、時刻ｔ０から時刻
ｔ１までの区間では、ＥＱＯ＝“Ｈ”レベル、ＥＱＯｄ
＝“Ｈ”レベルとなる結果、ＬＤｄ＝“Ｌ”レベルであ
る。
【００３８】ここで、レジスタ３６及びレジスタ３７
は、それぞれＬＤ信号及びＬＤｄ信号の立上がりで活性
化され、Ｄ端子より入力した保持データを出力するよう
になっている。
は、それぞれＬＤ信号及びＬＤｄ信号の立上がりで活性
化され、Ｄ端子より入力した保持データを出力するよう
になっている。
【００３９】時刻ｔ１に至ると、ＬＤ信号が“Ｌ”レベ
ルとなるが、レジスタ３６の出力Ｄ２は不感帯に対応し
た［０１０１］を維持しているため、ＥＱＯｄ信号は
“Ｈ”レベルのままである。従って、ＥＱＯｄ信号＝
“Ｈ”レベル、ＬＤｄ信号＝“Ｌ”レベルを維持する。
その結果、出力データＯＵＴＰＵＴとして、前周期（ｔ
０〜ｔ１）の変換コード［０１０］がそのまま出力され
る。
ルとなるが、レジスタ３６の出力Ｄ２は不感帯に対応し
た［０１０１］を維持しているため、ＥＱＯｄ信号は
“Ｈ”レベルのままである。従って、ＥＱＯｄ信号＝
“Ｈ”レベル、ＬＤｄ信号＝“Ｌ”レベルを維持する。
その結果、出力データＯＵＴＰＵＴとして、前周期（ｔ
０〜ｔ１）の変換コード［０１０］がそのまま出力され
る。
【００４０】この時刻ｔ１から半クロック後にはＬＤ信
号が立上がるため、レジスタ３６の出力Ｄ２は、レジス
タ３５の出力Ｄ１のコード［１０１０］を出力する。こ
のコード［１０１０］は、不感帯ではないためＥＱＯ信
号が“Ｌ”レベルになり、これに伴って１クロック後に
ＥＱＯｄ信号も“Ｌ”レベルになる。
号が立上がるため、レジスタ３６の出力Ｄ２は、レジス
タ３５の出力Ｄ１のコード［１０１０］を出力する。こ
のコード［１０１０］は、不感帯ではないためＥＱＯ信
号が“Ｌ”レベルになり、これに伴って１クロック後に
ＥＱＯｄ信号も“Ｌ”レベルになる。
【００４１】その後、前周期と同様の動作が行われ、Ｌ
Ｄ信号が立ち下がる時刻ｔ２に至ると、ＥＱＯｄ信号は
“Ｌ”レベルであるため、ＬＤｄ信号が立上がる。その
結果、レジスタ３７は、出力データＯＵＴＰＵＴとし
て、前周期（ｔ１〜ｔ２）とは異なるレジスタ３６の出
力Ｄ２の上位３ビット［１０１］を出力する。
Ｄ信号が立ち下がる時刻ｔ２に至ると、ＥＱＯｄ信号は
“Ｌ”レベルであるため、ＬＤｄ信号が立上がる。その
結果、レジスタ３７は、出力データＯＵＴＰＵＴとし
て、前周期（ｔ１〜ｔ２）とは異なるレジスタ３６の出
力Ｄ２の上位３ビット［１０１］を出力する。
【００４２】このように本実施形態では、各変換コード
に応じたアナログ変換レベル間に不感帯を設け、アナロ
グ入力がこの不感帯の範囲内にある場合はその１周期前
に変換した値をそのまま出力する。これにより、図４及
び図５に示すように、ノイズを含むアナログ入力Ｐ１，
Ｐ２が境界近辺に入力されても、不感帯があるために変
換コード（ＯＵＴＰＵＴ）のバタツキが起きない。
に応じたアナログ変換レベル間に不感帯を設け、アナロ
グ入力がこの不感帯の範囲内にある場合はその１周期前
に変換した値をそのまま出力する。これにより、図４及
び図５に示すように、ノイズを含むアナログ入力Ｐ１，
Ｐ２が境界近辺に入力されても、不感帯があるために変
換コード（ＯＵＴＰＵＴ）のバタツキが起きない。
【００４３】なお、上記Ａ／Ｄ変換器でも不感帯の幅を
超えるノイズがアナログ入力ＩＮＰＵＴに重畳した場合
は、従来のＡ／Ｄ変換器と同様にノイズに応じて変換コ
ードが変動してしまう恐れがある（図６参照）。そこ
で、図７に示す様に不感帯の範囲を、各アナログ変換レ
ベルの範囲より大きくして、ノイズ振幅を超える様にし
て構成することにより、ノイズによる悪影響は回避する
事が出来る。
超えるノイズがアナログ入力ＩＮＰＵＴに重畳した場合
は、従来のＡ／Ｄ変換器と同様にノイズに応じて変換コ
ードが変動してしまう恐れがある（図６参照）。そこ
で、図７に示す様に不感帯の範囲を、各アナログ変換レ
ベルの範囲より大きくして、ノイズ振幅を超える様にし
て構成することにより、ノイズによる悪影響は回避する
事が出来る。
【００４４】次に、本発明の第２実施形態を説明する。
【００４５】アナログ入力が例えば図８に示すようにレ
ベル１から急にレベル５とレベル６の間の不感帯にジャ
ンプした場合は、アナログ入力が大きく変化したのにか
かわらず、Ａ／Ｄ変換された変換コードは、レベル１に
対応したままで変化しないという不具合が生ずる。これ
はアナログ入力の変化がＡ／Ｄ変換周期に比較して十分
遅い場合は問題とならないが、この条件が満たせない場
合は、対策を施す必要がある。本第２実施形態ではこの
対策について説明する。
ベル１から急にレベル５とレベル６の間の不感帯にジャ
ンプした場合は、アナログ入力が大きく変化したのにか
かわらず、Ａ／Ｄ変換された変換コードは、レベル１に
対応したままで変化しないという不具合が生ずる。これ
はアナログ入力の変化がＡ／Ｄ変換周期に比較して十分
遅い場合は問題とならないが、この条件が満たせない場
合は、対策を施す必要がある。本第２実施形態ではこの
対策について説明する。
【００４６】図９は、本発明の第２実施形態に係るＡ／
Ｄ変換器の構成を示す回路図であり、図１と共通の要素
には同一の符号を付し、その説明を省略する。
Ｄ変換器の構成を示す回路図であり、図１と共通の要素
には同一の符号を付し、その説明を省略する。
【００４７】本実施形態のＡ／Ｄ変換器が、図１に示す
構成と異なる点は、回路５０を付加ことにある。すなわ
ち、回路５０は、アナログ入力ＩＮＰＵＴの値が不感帯
に入ったときに、その不感帯の位置が１周期前に出力し
たデジタルコードに対応したアナログ変換レベルの隣に
ある場合は、１周期前に出力した変換コードを引き続き
出力し、隣にない場合は、該不感帯の隣にあるアナログ
変換レベルに対応した変換コードを出力する機能を有す
る。
構成と異なる点は、回路５０を付加ことにある。すなわ
ち、回路５０は、アナログ入力ＩＮＰＵＴの値が不感帯
に入ったときに、その不感帯の位置が１周期前に出力し
たデジタルコードに対応したアナログ変換レベルの隣に
ある場合は、１周期前に出力した変換コードを引き続き
出力し、隣にない場合は、該不感帯の隣にあるアナログ
変換レベルに対応した変換コードを出力する機能を有す
る。
【００４８】この回路５０は、３ビット一致検出回路５
１，５２、３ビットインクリメント回路５３、２入力Ｏ
Ｒゲート５４、２入力ＡＮＤゲート５５で構成されてい
る。３ビットインクリメント回路５３は、図１０（ａ）
に示すように、ＡＮＤゲート６１、ＥｘＯＲ回路６２，
６３、及びインバータ６４で構成されている。また、３
ビット一致検出回路５１，５２は、図１０（ｂ）に示す
ように、ＥｘＮＯＲ回路７１，７２，７３、及び３入力
ＡＮＤゲート７４で構成されている。
１，５２、３ビットインクリメント回路５３、２入力Ｏ
Ｒゲート５４、２入力ＡＮＤゲート５５で構成されてい
る。３ビットインクリメント回路５３は、図１０（ａ）
に示すように、ＡＮＤゲート６１、ＥｘＯＲ回路６２，
６３、及びインバータ６４で構成されている。また、３
ビット一致検出回路５１，５２は、図１０（ｂ）に示す
ように、ＥｘＮＯＲ回路７１，７２，７３、及び３入力
ＡＮＤゲート７４で構成されている。
【００４９】図１１は、本実施形態の動作を示すタイミ
ングチャートであり、図３に示したタイミングチャート
の続きでもある。
ングチャートであり、図３に示したタイミングチャート
の続きでもある。
【００５０】同図に示す時刻ｔ３後から時刻ｔ４前の区
間においては、レジスタ３６の出力Ｄ２が不感帯に対応
したコード［００１１］となっているが、この不感帯の
位置が１周期前に出力した変換コード［１０１］に対応
したアナログ変換レベル［１０１０］の隣にないので、
ＬＤｄ信号が立上がり（図１１中のＷ参照）、レジスタ
３６の出力Ｄ２がレジスタ３７にロードされ、出力ＯＵ
ＴＰＵＴとして変換コード［００１］が出力される。こ
れにより、前述の不具合を解消できる。
間においては、レジスタ３６の出力Ｄ２が不感帯に対応
したコード［００１１］となっているが、この不感帯の
位置が１周期前に出力した変換コード［１０１］に対応
したアナログ変換レベル［１０１０］の隣にないので、
ＬＤｄ信号が立上がり（図１１中のＷ参照）、レジスタ
３６の出力Ｄ２がレジスタ３７にロードされ、出力ＯＵ
ＴＰＵＴとして変換コード［００１］が出力される。こ
れにより、前述の不具合を解消できる。
【００５１】また、前記回路５０の機能をソフトウェア
で実行することも可能である。図１２にその手順を示し
たフローチャートを示す。
で実行することも可能である。図１２にその手順を示し
たフローチャートを示す。
【００５２】Ａ／Ｄ変換を行い（ステップＳ１）、その
変換データが不感帯のデータであるか否かを判定し（ス
テップＳ２）、不感帯のデータでなければこの変換デー
タを出力データとする（ステップＳ３）。不感帯のデー
タであった場合は、その１周期前の出力データに対応し
たアナログ変換レベルの隣の不感帯であるかどうかを判
定し（ステップＳ４）、隣にある場合のみ１周期前の出
力データをそのまま出力し（ステップＳ５）、そうでな
い場合は予め決めておいた上隣または下隣の変換レベル
に対応した出力データを出力する（ステップＳ６）。
変換データが不感帯のデータであるか否かを判定し（ス
テップＳ２）、不感帯のデータでなければこの変換デー
タを出力データとする（ステップＳ３）。不感帯のデー
タであった場合は、その１周期前の出力データに対応し
たアナログ変換レベルの隣の不感帯であるかどうかを判
定し（ステップＳ４）、隣にある場合のみ１周期前の出
力データをそのまま出力し（ステップＳ５）、そうでな
い場合は予め決めておいた上隣または下隣の変換レベル
に対応した出力データを出力する（ステップＳ６）。
【００５３】次に、本発明のＡ／Ｄ変換器を適用したボ
リュームシステムの一例を説明する。 図１３は、本発
明のＡ／Ｄ変換器を適用したボリュームシステムの一例
を示すブロック図であり、カラオケ音響装置に搭載され
たボリュームシステムを表している。
リュームシステムの一例を説明する。 図１３は、本発
明のＡ／Ｄ変換器を適用したボリュームシステムの一例
を示すブロック図であり、カラオケ音響装置に搭載され
たボリュームシステムを表している。
【００５４】このカラオケ音響装置は、カラオケＩＣ１
０を有し、このカラオケＩＣ１０には、マイク１０ａ，
１０ｂと、アンプ１０ｃを介したスピーカ１０ｄと、外
部コントロールボリューム１０ｅとが接続されている。
０を有し、このカラオケＩＣ１０には、マイク１０ａ，
１０ｂと、アンプ１０ｃを介したスピーカ１０ｄと、外
部コントロールボリューム１０ｅとが接続されている。
【００５５】カラオケＩＣ１０は、外部コントロールボ
リューム１０ｅの調整により、マイク１０ａ，１０ｂか
ら入力された音声レベルとそのエコー成分レベルを制御
する機能を有し、上述した本発明のＡ／Ｄ変換器で構成
された３チャンネルのＡ／Ｄ変換器１１で備えている。
リューム１０ｅの調整により、マイク１０ａ，１０ｂか
ら入力された音声レベルとそのエコー成分レベルを制御
する機能を有し、上述した本発明のＡ／Ｄ変換器で構成
された３チャンネルのＡ／Ｄ変換器１１で備えている。
【００５６】マイク１０ａ，１０ｂからマイクアンプ１
２，１３で増幅された音声信号のレベルは、デジタル制
御ボリューム１３，１４で調整される。さらに、Ａ／Ｄ
変換部１７ａ、ＤＥＬＡＹ部１７ｂ、及びＤ／Ａ変換部
１７ｃからなるデジタルディレー回路１７によって生成
されたエコー成分レベルは、デジタル制御ボリューム１
８で調整される。
２，１３で増幅された音声信号のレベルは、デジタル制
御ボリューム１３，１４で調整される。さらに、Ａ／Ｄ
変換部１７ａ、ＤＥＬＡＹ部１７ｂ、及びＤ／Ａ変換部
１７ｃからなるデジタルディレー回路１７によって生成
されたエコー成分レベルは、デジタル制御ボリューム１
８で調整される。
【００５７】これらデジタル制御ボリューム１３，１
４，１８は、外部コントロールボリューム１０ｅの設定
に応じた上記Ａ／Ｄ変換器１１の変換出力により制御さ
れる。デジタル制御ボリューム１３，１４の出力は、混
合部１６でミックスされてデジタルディレー回路１７へ
入力される。また、デジタル制御ボリューム１８の出力
は、混合部１９で混合部１６の出力とミックスされる。
混合部１９の出力は、前記混合部１６へフィードバック
されると共に、バッファアンプ２０を介してアンプ１０
ｃへ送られ、スピーカー１０ｄより音声が得られる。
４，１８は、外部コントロールボリューム１０ｅの設定
に応じた上記Ａ／Ｄ変換器１１の変換出力により制御さ
れる。デジタル制御ボリューム１３，１４の出力は、混
合部１６でミックスされてデジタルディレー回路１７へ
入力される。また、デジタル制御ボリューム１８の出力
は、混合部１９で混合部１６の出力とミックスされる。
混合部１９の出力は、前記混合部１６へフィードバック
されると共に、バッファアンプ２０を介してアンプ１０
ｃへ送られ、スピーカー１０ｄより音声が得られる。
【００５８】かかる本発明のＡ／Ｄ変換器からなるボリ
ュームシステムを用いたカラオケ音響装置によれば、混
入ノイズの悪影響によって、音が濁ったり、不快な音に
なったりする不具合を防ぐことができる。
ュームシステムを用いたカラオケ音響装置によれば、混
入ノイズの悪影響によって、音が濁ったり、不快な音に
なったりする不具合を防ぐことができる。
【００５９】
【発明の効果】以上詳細に説明したように、第１の発明
であるＡ／Ｄ変換器によれば、各アナログ変換レベル間
にそれぞれ不感帯を設け、アナログ入力値が前記不感帯
に対応した値になったときは、１周期前に出力したデジ
タルコードを変換コードとして引き続き出力するので、
ノイズを含むアナログ入力が境界近辺に入力されても、
不感帯があるために変換コードのバタツキを回避するこ
とが可能になる。
であるＡ／Ｄ変換器によれば、各アナログ変換レベル間
にそれぞれ不感帯を設け、アナログ入力値が前記不感帯
に対応した値になったときは、１周期前に出力したデジ
タルコードを変換コードとして引き続き出力するので、
ノイズを含むアナログ入力が境界近辺に入力されても、
不感帯があるために変換コードのバタツキを回避するこ
とが可能になる。
【００６０】第２の発明であるＡ／Ｄ変換器によれば、
上記第１の発明において、不感帯の範囲を各アナログ変
換レベルの範囲よりも大きくなるようにしたので、第１
の発明による不感帯の幅を超えるノイズがアナログ入力
に重畳した場合でも、変換コードのバタツキを回避する
ことが可能になる。
上記第１の発明において、不感帯の範囲を各アナログ変
換レベルの範囲よりも大きくなるようにしたので、第１
の発明による不感帯の幅を超えるノイズがアナログ入力
に重畳した場合でも、変換コードのバタツキを回避する
ことが可能になる。
【００６１】第３の発明であるＡ／Ｄ変換器によれば、
上記第１または第２の発明において、前記アナログ入力
値が前記不感帯に対応した値になったときに、その不感
帯の位置が１周期前に出力したデジタルコードに対応し
たアナログ変換レベルの隣にある場合は、１周期前に出
力した前記デジタルコードを引き続き出力し、当該不感
帯が前記アナログ変換レベルの隣にない場合は、該不感
帯の隣にあるアナログ変換レベルに対応したデジタルコ
ードを変換コードとして出力するようにしたので、アナ
ログ入力がアナログ変換レベル間をジャンプして不感帯
に入った場合でも、変換コードが変化しないという不具
合を回避することができる。
上記第１または第２の発明において、前記アナログ入力
値が前記不感帯に対応した値になったときに、その不感
帯の位置が１周期前に出力したデジタルコードに対応し
たアナログ変換レベルの隣にある場合は、１周期前に出
力した前記デジタルコードを引き続き出力し、当該不感
帯が前記アナログ変換レベルの隣にない場合は、該不感
帯の隣にあるアナログ変換レベルに対応したデジタルコ
ードを変換コードとして出力するようにしたので、アナ
ログ入力がアナログ変換レベル間をジャンプして不感帯
に入った場合でも、変換コードが変化しないという不具
合を回避することができる。
【００６２】第４の発明であるボリュームシステムによ
れば、直流電位を生成して出力する第１のボリューム
と、前記第１のボリュームの出力をアナログ／デジタル
変換する請求項１乃至請求項３のＡ／Ｄ変換器と、前記
Ａ／Ｄ変換器の変換出力により制御される第２のボリュ
ームとを備えたので、Ａ／Ｄ変換器が上記第１乃至第３
の発明と同等の効果を奏する結果、ノイズの悪影響を回
避した的確なボリューム動作が可能になる。
れば、直流電位を生成して出力する第１のボリューム
と、前記第１のボリュームの出力をアナログ／デジタル
変換する請求項１乃至請求項３のＡ／Ｄ変換器と、前記
Ａ／Ｄ変換器の変換出力により制御される第２のボリュ
ームとを備えたので、Ａ／Ｄ変換器が上記第１乃至第３
の発明と同等の効果を奏する結果、ノイズの悪影響を回
避した的確なボリューム動作が可能になる。
【００６３】第５の発明であるＡ／Ｄ変換方式によれ
ば、上記第１の発明と同等の効果を奏する。
ば、上記第１の発明と同等の効果を奏する。
【００６４】第６の発明であるＡ／Ｄ変換方式によれ
ば、上記第５の発明において、上記第２の発明と同等の
効果を奏する。
ば、上記第５の発明において、上記第２の発明と同等の
効果を奏する。
【００６５】第７の発明であるＡ／Ｄ変換方式によれ
ば、上記第５または第６の発明において、上記第３の発
明と同等の効果を奏する。
ば、上記第５または第６の発明において、上記第３の発
明と同等の効果を奏する。
【図１】本発明の第１実施形態に係るＡ／Ｄ変換器の構
成を示す回路図である。
成を示す回路図である。
【図２】図１中のデコーダによるアナログスイッチ群の
スイッチング制御を示す図である。
スイッチング制御を示す図である。
【図３】第１実施形態の動作を示すタイミングチャート
である。
である。
【図４】第１実施形態の効果を示す図である。
【図５】第１実施形態の効果を示す図である。
【図６】不感帯の幅を超えるノイズが重畳した場合を示
す図である。
す図である。
【図７】不感帯の幅を大きくする事で図６に示したノイ
ズが重畳した場合における不具合を回避した様子を示す
図である。
ズが重畳した場合における不具合を回避した様子を示す
図である。
【図８】第１実施形態の不具合を示す図である。
【図９】本発明の第２実施形態に係るＡ／Ｄ変換器の構
成を示す回路図である。
成を示す回路図である。
【図１０】図９中の３ビットインクリメント回路及び３
ビット一致検出回路の回路図である。
ビット一致検出回路の回路図である。
【図１１】第２実施形態の動作を示すタイミングチャー
トである。
トである。
【図１２】第２実施形態の動作手順を示すフローチャー
トである。
トである。
【図１３】本発明のＡ／Ｄ変換器を適用したボリューム
システムの一例を示すブロック図である。
システムの一例を示すブロック図である。
【図１４】従来のＡ／Ｄ変換器（３ビット分解能）の一
構成例を示す図である。
構成例を示す図である。
【図１５】図１４中のデコーダによるアナログスイッチ
群のスイッチング制御を示す図である。
群のスイッチング制御を示す図である。
【図１６】従来のＡ／Ｄ変換器の動作を示すタイミング
チャートである。
チャートである。
【図１７】従来のＡ／Ｄ変換器を適用したシステムの概
略構成図である。
略構成図である。
【図１８】図１７中のディジタル制御ボリュームの回路
例を示す図である。
例を示す図である。
【図１９】図１８のディジタル制御ボリュームのデコー
ダにおける入力データに対する出力データの関係を示す
図である。
ダにおける入力データに対する出力データの関係を示す
図である。
【図２０】図１７中のディジタル制御ボリューム中のＡ
／Ｄ変換器の動作を説明するための図である。
／Ｄ変換器の動作を説明するための図である。
【図２１】従来のＡ／Ｄ変換器の問題点を説明するため
の図である。
の図である。
３１ 変換レベル出力部 ３２ デコーダ（４ｔｏ１５） ３３ コンパレータ ３４ Ｄフリップフロップ ３５ シリアルインパラレルアウト ３６ ４ビット・パラレルインパラレルアウトレジスタ ３７ ３ビット・パラレルインパラレルアウトレジスタ ３８ クロック・ジェネレータ ３９ Ｄフリップフロップ ４０ ＮＯＲゲート ＳＷ１１１１〜ＳＷ０００１ アナログスイッチ ＩＮＰＵＴ アナログ入力 ＯＵＴＰＵＴ 出力データ ５０ レベルジャンプ不具合回避用回路
Claims (7)
- 【請求項１】 各デジタルコードに対応して段階的に一
定範囲のアナログ変換レベルを生成する変換レベル生成
部を有し、前記各アナログ変換レベルのうち、アナログ
入力値の大きさに対応したアナログ変換レベルを一定周
期毎に検出して、このアナログ変換レベルに対応した前
記デジタルコードを変換コードとして出力するＡ／Ｄ変
換器において、 前記各アナログ変換レベル間にそれぞれ不感帯を設け、 前記アナログ入力値が前記不感帯に対応した値になった
ときは、１周期前に出力したデジタルコードを変換コー
ドとして引き続き出力する構成にしたことを特徴とした
Ａ／Ｄ変換器。 - 【請求項２】 前記不感帯の範囲は、前記各アナログ変
換レベルの範囲よりも大きくなるように構成したことを
特徴とする請求項１記載のＡ／Ｄ変換器。 - 【請求項３】 前記アナログ入力値が前記不感帯に対応
した値になったときに、その不感帯の位置が１周期前に
出力したデジタルコードに対応したアナログ変換レベル
の隣にある場合は、１周期前に出力した前記デジタルコ
ードを引き続き出力し、当該不感帯が前記アナログ変換
レベルの隣にない場合は、該不感帯の隣にあるアナログ
変換レベルに対応したデジタルコードを変換コードとし
て出力する構成にしたことを特徴とする請求項１または
請求項２記載のＡ／Ｄ変換器。 - 【請求項４】 直流電位を生成して出力する第１のボリ
ュームと、 前記第１のボリュームの出力をアナログ／デジタル変換
する請求項１乃至請求項３のＡ／Ｄ変換器と、 前記Ａ／Ｄ変換器の変換出力により制御される第２のボ
リュームとを備えたことを特徴とするボリュームシステ
ム。 - 【請求項５】 各デジタルコードに対応して段階的に一
定範囲のアナログ変換レベルを生成する変換レベル生成
処理と、前記各アナログ変換レベルのうち、アナログ入
力値の大きさに対応したアナログ変換レベルを一定周期
毎に検出する変換レベル検出処理と、検出されたアナロ
グ変換レベルに対応した前記デジタルコードを変換コー
ドとして出力する変換コード出力処理とを実行するＡ／
Ｄ変換方式において、 前記各アナログ変換レベル間にそれぞれ不感帯を予め設
けておき、 前記変換レベル検出処理は、アナログ入力値の大きさに
対応したアナログ変換レベルまたは不感帯を一定周期毎
に検出し、 この変換レベル検出処理により不感帯が検出された場合
は、前記変換コード出力処理として、１周期前に出力し
たデジタルコードを変換コードとして引き続き出力する
ことを特徴とするＡ／Ｄ変換方式。 - 【請求項６】 前記不感帯の範囲は、前記各アナログ変
換レベルの範囲よりも大きくなるように設定したことを
特徴とする請求項５記載のＡ／Ｄ変換方式。 - 【請求項７】 前記アナログ入力値が前記不感帯に対応
した値になったときに、その不感帯の位置が１周期前に
出力したデジタルコードに対応したアナログ変換レベル
の隣にある場合は、１周期前に出力した前記デジタルコ
ードを引き続き出力し、当該不感帯が前記アナログ変換
レベルの隣にない場合は、該不感帯の隣にあるアナログ
変換レベルに対応したデジタルコードを変換コードとし
て出力することを特徴とする請求項５または請求項６記
載のＡ／Ｄ変換方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10013059A JPH11214993A (ja) | 1998-01-26 | 1998-01-26 | Ａ／ｄ変換器、ボリュームシステム、及びａ／ｄ変換方式 |
| US09/236,637 US6236349B1 (en) | 1998-01-26 | 1999-01-26 | Analog-digital converter analog-digital converting method and volume controller system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10013059A JPH11214993A (ja) | 1998-01-26 | 1998-01-26 | Ａ／ｄ変換器、ボリュームシステム、及びａ／ｄ変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214993A true JPH11214993A (ja) | 1999-08-06 |
Family
ID=11822569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10013059A Pending JPH11214993A (ja) | 1998-01-26 | 1998-01-26 | Ａ／ｄ変換器、ボリュームシステム、及びａ／ｄ変換方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6236349B1 (ja) |
| JP (1) | JPH11214993A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006135436A (ja) * | 2004-11-02 | 2006-05-25 | Fujitsu Ltd | アナログ／デジタル変換方法及びアナログ／デジタル変換回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002280849A (ja) * | 2001-03-15 | 2002-09-27 | Toshiba Corp | 電子ボリューム回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3995267A (en) | 1975-05-29 | 1976-11-30 | Inductosyn Corporation | Digital to analog converter with system gain insensitivity |
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| US4939517A (en) * | 1988-02-12 | 1990-07-03 | North American Philips Corporation, Signetics Division | Circuit for synchronizing transitions of bits in a digital code |
| US5929799A (en) * | 1997-07-15 | 1999-07-27 | Exar Corporation | Out-of-range detector for pipeline ADC |
-
1998
- 1998-01-26 JP JP10013059A patent/JPH11214993A/ja active Pending
-
1999
- 1999-01-26 US US09/236,637 patent/US6236349B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006135436A (ja) * | 2004-11-02 | 2006-05-25 | Fujitsu Ltd | アナログ／デジタル変換方法及びアナログ／デジタル変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6236349B1 (en) | 2001-05-22 |
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