JPH0124974Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はレベル調整回路に関し、特に調整対象
である回路に挿入損失のばらつきがある場合にそ
の出力信号のレベルを調整して常に所定のレベル
の調整出力信号を得るようにしたものである。

この種のレベル調整回路として例えばビデオテ
ープレコーダ（VTR）のドロツプアウト補償回
路において第１図に示す回路が用いられている。
すなわち常時は記録媒体であるテープから再生さ
れた再生信号Ｓ１は前段増幅器１で増幅された後
スイツチ回路２を介して後段へスルーされる。こ
れに対して再生信号Ｓ１に信号のドロツプアウト
があるとこれをドロツプアウト検出回路３が検出
してスイツチ回路２を1H遅延線４を含んでなる
ドロツプアウト補償回路５側に切換えて1H遅延
線４の出力端に出力されている１水平期間前の再
生信号Ｓ２をスイツチ回路２を介してドロツプア
ウトした信号に代わる再生信号Ｓ３として送出さ
せる。このようにドロツプアウト補償回路５の出
力信号Ｓ３はドロツプアウトした信号に代わつて
挿入されるものであるから、その出力レベルはド
ロツプアウト補償回路５をスルーする再生信号Ｓ
４のレベルと一致するように調整されなければな
らない。

そのためドロツプアウト補償回路５は、前段増
幅器１の出力をインピーダンスマツチング用抵抗
６を介して例えばガラス遅延線でなる1H遅延線
４で受けると共に、その遅延出力でなる再生信号
Ｓ２をゲイン調整抵抗７及び差動増器構成のゲイ
ン増幅器８でなるレベル調整回路においてレベル
合せをしてスイツチ回路２に送出する。しかるに
実際上、前段増幅器１、ゲイン増幅器８及びスイ
ツチ回路２はIC９上に構成されると共に、1H遅
延線４及びゲイン調整抵抗７はその外付け部品と
してICのピン１０，１１及び１２を介して接続
されている。なお１３及び１４は直流阻止用コン
デンサである。

第１図の構成において、今標準の1H遅延線４
を用いたときその挿入損失が−14〔dB〕であり、
かつ標準のゲイン増幅器８を用いたときそのゲイ
ンが＋19〔dB〕であるとすれば、ゲイン調整抵抗
７の挿入損失が−５〔dB〕になるようにゲイン調
整抵抗７を調整すれば、ドロツプアウト補償回路
５の入力−出力信号のレベル差は０〔dB〕となつ
てこのドロツプアウト補償回路５をスルーしてス
イツチ回路２に与えられた再生信号Ｓ４と同じレ
ベルのドロツプアウト補償信号Ｓ３をスイツチ回
路２に与えることができる。

ところが実際には、ガラス遅延線を用いた場合
1H遅延回路４の挿入損失は標準値に対して例え
ば±３〔dB〕程度のばらつきがあるのが普通であ
り、従つて最大−17〔dB〕から最小−11〔dB〕ま
での間のいずれかの値をとる。一方IC９内に形
成されたゲイン増幅器８のゲインは標準値に対し
て±２〔dB〕程度のばらつきがあるのが普通であ
り、従つて最小＋17〔dB〕から最大＋21〔dB〕ま
での間のいずれかの値をとる。従つてこのばらつ
きを考慮してこれをカバーするためには、ゲイン
調整抵抗７としては例えば、1H遅延線４の挿入
損失がばらつきの最大値（−17〔dB〕）でかつゲ
イン増幅器８のゲインがばらつきの最小値（＋17
〔dB〕）となつた最大挿入損失条件のときゲイン
調整抵抗７の挿入損失を０〔dB〕にし得ると共
に、1H遅延線４の挿入損失がばらつきの最小値
（−11〔dB〕）でかつゲイン増幅器８のゲインがば
らつきの最大値（＋21〔dB〕）となつた最小挿入
損失条件のときゲイン調整抵抗７の挿入損失を−
10〔dB〕にし得るような可変抵抗を選定する必要
がある。

このことからゲイン調整抵抗７及びゲイン増幅
器８でなるレベル調整回路は出力信号のレベルを
丁度０〔dB〕にするために、挿入損失が基準値−
５〔dB〕を中心にして±５〔dB〕の変化幅をもつ
ようなゲイン調整抵抗７を用いなければならない
ことが分る。このことはドロツプアウト補償回路
５の系に常に挿入損失を与えるようなゲイン調整
抵抗７を設けなければならないことを意味し、外
付回路部分におけるクロストーク比が悪くなる不
都合がある。因みに標準値に近い挿入損失及びゲ
インをもつ1H遅延線４及びゲイン増幅器８を用
いた場合（この組合せが得られる機会は統計的に
見て最も確率が高い）に抵抗７によつて−５
〔dB〕の挿入損失を与えることになるが、外付端
子１０及び１１間に例えば−59〔dB〕のリークが
あつたとすれば、1H遅延線４及びゲイン調整抵
抗７を通る補償信号に対する妨害信号の比（すな
わちクロストーク比）は−40〔dB〕（＝19−59
〔dB〕）になる。

このクロストーク比を向上させるためには、い
つの場合でも挿入損失を与えるゲイン調整抵抗７
を省略して第２図に示す如く（第１図との対応部
分には同一符号を附して示す）、ゲイン増幅器１
５のゲインを必要に応じて制御できるようにすれ
ば良いと考えられる。かくすればクロストーク比
は標準の1H遅延線４及びゲイン増幅器７を用い
た場合で−45〔dB〕（＝14−59〔dB〕）とし得、５
〔dB〕の改善ができると考えられる。ところがこ
の場合ゲイン増幅器１５に与えるべきゲイン制御
信号Ｓ５は1H遅延回路４及びゲイン増幅器１５
のばらつきを考慮しながらIC外部のレベル調整
信号形成回路１６で作らねばならず、そのため
IC９にはこのゲイン制御信号Ｓ５を受けるため
の外付端子１７を従来より１個余分に設けなけれ
ばならなくなる。なお１８はは負荷抵抗である。

本考案は以上の点を考慮してなされたもので、
第２図のようにゲイン増幅器１５のゲインを調整
することによつて出力信号のレベルを調整するよ
うにすることにより第１図のゲイン調整抵抗７を
省略すると共に、ゲイン増幅器１５のゲインを調
整するにつき第１図の場合と同じく調整すべき入
力信号が与えられる２つの外付け端子１１及び１
２を設けるだけで済むようにすることによりIC
９のピンの数を増加させないようにしたレベル調
整回路を提案しようとするものである。

以下図面について本考案の一実施例を詳述しよ
う。第３図において、２１は1H遅延線で、入力
端子２２に到来する交流信号Ｓ１１をインピーダ
ンスマツチング用抵抗２３及び直流阻止用コンデ
ンサ２４を通じて受ける。1H遅延線２１の入力
端及び出力端にはそれぞれ反射条件、動作帯域に
よつて決まるインダクタンス素子２５及び２６が
接続され、かくして1H遅延線２１が遅延動作を
実行する。

1H遅延線２１の出力ライン２７及び２８間に
は負荷抵抗２９が接続され、この負荷抵抗２９に
生じた降下電圧が遅延出力信号Ｓ１２としてIC
３０内に形成されたゲイン制御増幅器３１の２つ
の入力端子３２及び３３に与えられる。

一方の入力端子３２は交流接地用コンデンサ３
５を通じて交流的に接地されると共に、ゲイン調
整信号形成回路３６の出力端に接続される。ゲイ
ン調整信号形成回路３６は正の電源V_CC及び接地
間に固定抵抗３７、可変抵抗３８、固定抵抗３９
の直列回路を接続し、可変抵抗３８の可動子から
電源V_CCを分圧してなる直流電圧Vpのゲイン調整
信号Ｓ１３を出力する。

ゲイン制御増幅器３１はギルバート回路を構成
する２対のトランジスタ４１，４２及び４３，４
４を含んでなる増幅回路部４５と、差動増幅器構
成の制御回路部４６とでなる。

増幅回路部４５の入力トランジスタ４３及び４
４のエミツタは抵抗値がR₁の抵抗４７及び４８
を通じて互いに接続されて定電流トランジスタ４
９に接続されると共に制御入力用トランジスタ５
０に接続される。入力トランジスタ４３及び４４
のコレクタはそれぞれ出力トランジスタ４１及び
４２のベースに接続され、そのコレクタが抵抗値
R₂の負荷抵抗５１及び５２を通じて電源V_CCに接
続され、エミツタが互いに接続されて定電流トラ
ンジスタ５３に接続される。なお入力トランジス
タ４３及び４４のコレクタは定電流トランジスタ
５３及び５４を通じて電源V_CCに接続される。

しかるに一方の入力トランジスタ４３のベース
には交流的に接地された入力端子３２が接続され
ると共に、他方の入力トランジスタ４４のベース
には非接地側入力端子３３が接続される。

また制御回路４６のトランジスタ６１及び６２
のエミツタは抵抗６３及び６４を介して共通に接
続されて温度補償用トランジスタ６５を介して電
源V_CCに接続されている。一方のトランジスタ６
２のベースは接地側入力端子３２に接続され、ま
たトランジスタ６２のコレクタは制御出力用トラ
ンジスタ６６を通じて接地されている。このトラ
ンジスタ６６のベースは増幅回路部４５の制御入
力用トランジスタ５０のベースに接続されてカー
レントミラー回路を構成している。

制御回路部４６の他方のトランジスタ６１のベ
ースは電源V_CC及び接地間に接続された直列抵抗
６７及び６８でなる基準電圧回路６９の出力端に
接続され、これによりトランジスタ６１のベース
に与えられる基準直流電圧V_xと、トランジスタ
６２のベースに与えられる制御直流電圧Vpとの
差で決まる大きさの電流がトランジスタ６１及び
６２に分流され、これにより制御出力用トランジ
スタ６６に流れる電流値と同じ値の電流を増幅回
路部４５の制御入力用トランジスタ５０に流すよ
うになされている。

なお第３図において、７０は定電流電源回路、
７１は定電流トランジスタ７２と上述のトランジ
スタ６５と共にカーレントミラー回路を構成する
トランジスタ７３を含んでなる温度補償回路であ
る。

以上の構成において、負荷抵抗２９の両端に得
られる1H遅延回路２１の遅延出力信号Ｓ１２は
増幅回路部４５の入力端子３２及び３３に与えら
れ、トランジスタ４３及び４４，４１及び４２の
差動動作によつて増幅され、トランジスタ４１及
び４２と負荷抵抗５１及び５２との接続点Ｐ１及
びＰ２間から出力信号Ｓ１４として送出される。

ここでギルバート回路でなる増幅回路部４５の
ゲインＧは、出力トランジスタ４１及び４２に接
続された定電流トランジスタ５３を流れる電流を
I₃とし、またトランジスタ４３及び４４に接続さ
れた定電流トランジスタ４９を流れる電流をI₂、
制御入力用トランジスタ５０を流れる電流をI₁と
したとき、 Ｇ＝R₂／2R₁＋2re×I₃／I₁＋I₂ ……(1) となる。ここでreは入力トランジスタ４３及び４
４のエミツタ抵抗である。

しかるに(1)式において、電流I₂及びI₃は定電流
トランジスタ４９及び５３によつて一定であるの
に対して、電流I₁は制御入力用トランジスタ５０
とカーレントミラー回路を構成している制御回路
部４６の制御用出力トランジスタ６６を流れる電
流が変化することにより制御される。すなわち、
制御回路部４６のトランジスタ６２のベースには
接地側入力端子３２を介してゲイン調整信号形成
回路３６から与えられる直流電圧でなるゲイン調
整信号Ｓ１３が与えられているので、ゲイン調整
信号Ｓ１３が変化するとトランジスタ６２のベー
スの電圧Vpが変化してトランジスタ６１及び６
２に流れる電流の分流比率が変化し、かくして制
御出力用トランジスタ６６を通じて制御入力用ト
ランジスタ５０を流れる電流I₁が調整され、従つ
て(1)式に基づいて増幅回路部４５のゲインが調整
される。

一方ゲイン調整信号形成回路３６のゲイン調整
信号Ｓ１３は直流電圧であるので、上述のように
接地側入力端子３２に与えられると同時に1H遅
延回路２１の出力端間に接続されたインダクタン
ス素子２６が直流的な短絡素子として作用してこ
の素子２６を通じて非接地側入力端子３３にも与
えられる。しかるに増幅回路部４５を構成するギ
ルバート回路は差動増幅器を基本構成としている
ので、入力トランジスタ４３及び４４のベースの
直流電圧レベルが同じ量だけ変化してもその影響
が出力信号Ｓ１４に生ずることはない。

かくしてIC３０内に形成されたゲイン制御増
幅回路３１でなるレベル調整回路は、２つの入力
端子３２及び３３に与えられる交流信号成分を同
じ２つの入力端子３２及び３３に与えられる直流
信号成分の大きさに応じて決まるゲインで増幅す
ることになり、かくして直流信号成分であるゲイ
ン調整信号Ｓ１３の大きさを外付け回路で調整す
ることにより出力信号のレベルを調整することが
できる。

第４図は本発明に依るレベル調整回路の応用例
を示すもので、１つの1H遅延回路を用いて例え
ばSECAM方式の信号及びPAL方式の信号の両方
について処理できるようにする。第４図におい
て、３０Ａ及び３０ＢはそれぞれSECAM方式及
びPAL方式の信号処理回路用ICで、第３図との
対応部分に同一符号を附して示す1H遅延回路２
１を共通に有する。この1H遅延回路２１の入力
端はそれぞれIC３０Ａ及び３０Ｂ内に形成され
た遅延回路用駆動回路８１Ａ及び８１Ｂから導出
された駆動端子８２Ａ及び８２Ｂに接続されてい
る。駆動回路８１Ａ及び８１Ｂはそれぞれ
SECAM信号処理時及びPAL信号処理時に切換信
号Ｓ２１Ａ及びＳ２１Ｂが与えられたとき出力イ
ンピーダンスが低下して入力信号Ｓ２２Ａ及びＳ
２２Ｂを駆動端子８２Ａ及び８２Ｂを通じて1H
遅延回路２１に出力する。

この場合IC３０Ａ及び３０Ｂの入力端子３２
Ａ，３３Ａ及び３２Ｂ，３３Ｂにはそれぞれイン
ダクタンス素子２６Ａ及び２６Ｂがそれぞれ接続
されることにより入力端子３２Ａ，３３Ａ及び３
２Ｂ，３３Ｂを直流的に短絡し、これにより入力
端子３２Ａ，３３Ａ及び３２Ｂ，３３Ｂに与えら
れる入力信号のうち直流電圧成分の影響がIC３
０Ａ及び３０Ｂ内に形成された増幅回路部４５Ａ
及び４５Ｂにに生じないようになされている。一
方IC３０Ａ及び３０Ｂにそれぞれ対応させてて
ゲイン調整信号形成回路３６Ａ及び３６Ｂが設け
られ、それぞれのゲイン調整信号Ｓ１３Ａ及びＳ
１３Ｂを対応するIC３０Ａ及び３０Ｂの接地側
入力端子３２Ａ及び３２Ｂに与え、これにより各
IC３０Ａ及び３０Ｂの制御回路部４６Ａ及び４
６Ｂにおいて基準電圧回路６９Ａ及び６９Ｂの基
準電圧V_xa及びV_xbと比較するようになされてい
る。なお第４図に和おいて、８３及び８４は２つ
のIC３０Ａ及び３０Ｂの回路を分離するための
直流阻止用コンデンサである。

第４図のように構成すれば、別個のIC３０Ａ
及び３０Ｂにそれぞれ形成されたゲイン制御増幅
回路３１Ａ及び３１Ｂに対して、共通の1H遅延
回路２１から得られる出力信号Ｓ１２に与えるべ
きゲインをそれぞれ別個に調整できるゲイン調整
信号Ｓ１３Ａ及びＳ１３Ｂを供給できる。

第３図の実施例においては、ギルバート回路を
用いて電流的に制御することによつてゲイン制御
増幅器を構成した場合について述べたが、第５図
に示すように掛算回路を用いて電圧的に制御する
ことによつてゲイン制御増幅器３１を構成するよ
うにしても良い。

第５図において、８５は増幅回路部で、一対の
差動増幅回路を構成するトランジスタ８６，８７
及び８８，８９を有し、一方のトランジスタ８７
及び８８のベースに非接地側入力端子３３が接続
され、他方のトランジスタ８６及び８９のベース
に接地側入力端子３２が接続される。

これに対して制御回路部９０は一方のトランジ
スタ８６及び８７のエミツタに抵抗９１及び９２
を通じて接続されたトランジスタ９３と、他方の
トランジスタ８８及び８９のエミツタに抵抗９４
及び９５を通じて接続されたトランジスタ９６と
を有し、トランジスタ９３及び９６のエミツタが
抵抗９７及び９８を通じて定電流源９９に接続さ
れ、かくして差動増幅器を構成している。一方の
トランジスタ９６のベースには基準電圧回路６９
から基準電圧Vxが与えられると共に、他方のト
ランジスタ９３のベースに定電圧回路１００を介
して接地側入力端子３２が接続され、かくしてト
ランジスタ９３のベースにゲイン調整信号Ｓ１３
に対応する直流電圧Vpが与えられ、これが基準
電圧Vxと比較される。

かくすれば制御回路部８５のトランジスタ８
６，８８及び８７，８９の負荷抵抗１０１及び１
０２との接続点Ｐ１１及びＰ１２から、入力端子
３２及び３３間に与えられる交流信号Ｓ１２成分
の振幅を接地側入力端子３２に与えられた直流信
号成分Ｓ１３に相当する大きさに制御した掛算出
力Ｓ３１を得ることができる。この場合も制御回
路部８５において接地入力端子３２のバイアス電
圧が変化したとしてもその変化はトランジスタ８
６，８７及び８８，８９間の差動動作によつて打
消される。なお第５図において、１０３は定電圧
回路１００の駆動用定電流源である。

第５図のように構成しても、接地側入力端子３
２及び非接地側入力端子３３に与えられる入力信
号のうち入力端子３２及び３３間に供給される交
流信号成分Ｓ１２のレベルを接地側入力端子３２
に供給される直流信号成分によつて調整できるレ
ベル調整回路を得ることができる。

以上のように本考案に依れば、２つの入力端子
を与えられた入力信号のうち交流信号成分のレベ
ルを直流信号成分によつて調整することにより、
入力端子としてレベルを調整すべき入力信号を受
ける第１及び第２の入力端子以外に、レベル調整
信号専用の第３の入力端子を設ける必要がないレ
ベル調整回路を得ることができる。従つて第１図
について上述した従来の構成に対して、ICの外
付け端子を増大させることなく外付けのレベル調
整用可変抵抗７を省略でき、かくしてクロストー
ク比を従来の場合と比較して一段と改善できる。

なお上述においては本考案に依るレベル調整回
路をVTRのドロツプアウト補償回路に適用した
場合について述べたが、これに限らず要は調整対
象である回路の挿入損失のばらつきを補償する場
合に広く適用できる。

【図面の簡単な説明】

第１図は従来のレベル調整回路を示すブロツク
図、第２図はその欠点の改善のために考え得る構
成を示すブロツク図、第３図は本考案に依るレベ
ル調整回路を示す接続図、第４図はその応用例を
示すブロツク図、第５図は本考案に依るレベル調
整回路の他の実施例を示す接続図である。 １……前段増幅器、２……スイツチ回路、３…
…ドロツプアウト検出回路、４……1H遅延線、
５……ドロツプアウト補償回路、７……ゲイン調
整抵抗、８……ゲイン増幅回路、９……IC、１
５……ゲイン増幅器、１６……レベル調整信号形
成回路、２１……1H遅延線、２５，２６……イ
ンダクタンス素子、３１……ゲイン制御増幅器、
３６……ゲイン調整信号形成回路、４５……増幅
回路部、４６……制御回路部、８５……増幅回路
部、９０……制御回路部。

Claims (1)

1. 【実用新案登録請求の範囲】 調整対象である回路から出力される第１の交流
   信号レベルを調整するとことにより当該調整対象
   である回路の挿入損失のばらつきを調整して所定
   レベルの第２の交流信号を得るようになされたレ
   ベル調整回路において、 上記調整対象である回路から出力される第１の
   交流信号を受ける第１及び第２の入力端子と、 この第１及び第２の入力端子間を直流的に短絡
   する短絡素子と、 上記第１又は第２の入力端子に接続され、上記
   第１の交流信号に直流信号を重畳することにより
   上記第１及び第２の入力端子の直流信号レベルを
   調整するレベル調整信号形成回路と、 上記第１及び第２の入力端子に接続され該２つ
   の入力端子に与えられる入力信号中の交流信号成
   分を増幅する差動増幅器構成の増幅回路部と、 該増幅回路部に接続され、上記第１及び第２の
   入力端子に与えられる入力信号中の上記直流信号
   成分の変化に基づいて上記増幅回路部のゲインを
   制御する制御回路部と を具え、上記第１及び第２の入力端子と、上記増
   幅回路部と、上記制御回路部とがIC化されてな
   ることを特徴とするレベル調整回路。