JPH01250078A - 集積回路素子の試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、集積回路素子製造時の同集積回路素子の試験
方法に関するものである。

従来の技術 第２図は、従来の集積回路素子を示すものである。被測
定集積回路素子（以下ＤＵＴという）■は、何等かの運
搬手段２で、ハンドリング装置３のコンタクト部４に挿
入され、接続線５によって電気的に試験装置８と接続さ
れる。この接続が完了したことをハンドリング装置３の
コントローラ６が確認し、試験開始の信号をインタフェ
ース７から試験装置８に伝達し試験を開始する。

試験装置８はコントローラ９の制御に従い、試験用信号
発生部１０から電気信号を発生し、接続線２を介してＤ
ＵＴＩに供給する。そして、その結果を読み取り部１１
で読み取り、データ処理部１２にその読み取りデータを
与え、所定の試験項目の良否を判定させる。以下、複数
の試験項目毎に同様の試験を繰り返し、ひとつのＤＵＴ
Ｉに対する試験を完了させる。この試験の完了信号と良
否判定信号はインタフェース７を介してハンドリング装
置３のコントローラ６に与えられる。コントローラ６は
、この信号にもとすいて、試験の完了したＤＵＴｌをコ
ンタクト部４から取り出し、良否判定の結果に従い分類
する。その後、コントローラ６は搬送手段２を制御して
次のＤＵＴＩをコンタクト部４に挿入し、試験装置８と
電気的に接続し、試験開始の信号を出す。

ところで、この様な試験は第３図のタイム系図に従って
実施される。第３図において、ｎ−１，ｎ。

ｎ＋１はＤＵＴＩの試験時間を示し、Ｃｎ＋１゜Ｃｎは
、その試験時間内でＤＵＴＩをハンドリング装置３のコ
ンタクト部４へ挿入する時間（いわゆるハンドリング時
間）　、Ｄ　ｎ　−１（ｎ）、　Ｄ　ｎ（１）〜（ｎ）
、　Ｄ　ｎ　＋　１　（１）〜（ｎ）は試験項目（１）
〜（ｎ）での試験用信号の印加、およびデータ処理時間
、Ｍｎ　−１（ｎ）、　Ｍｎ（１）　〜（ｎ）、　Ｍｎ
＋　Ｈｌ）は試験結果の良否判定時間である。

発明が解決しようとする課題 この例でわかるように、従来の試験方法では、ＤＵＴＩ
をハンドリング装置３へ挿入（Ｃｎに相当）し、以下試
験項目の電気信号印加、データ処理（Ｄｎに相当）と、
その良否判定（Ｍｎに相当）を繰り返して試験を完了す
る。即ちＤＵＴＩの挿入後は、試験用信号の印加、デー
タ処理および良否判定が各試験項目１〜ｎ毎に連続的に
行われる。この間は、試験装置８からＤＵＴＩに試験用
信号が常に印加されており、従ってこの間はハンドリン
グ装置３からＤＵＴＩを取り出すことば出来ない。

この様に従来の試験方法では、ひとつのＤＵＴの試験が
全て終るまで、そのＤＵＴをハンドリング装置３のコン
タクト部４から取り出すことが出来ない。この様なシス
テムでは、試験用信号の印加、データ処理Ｄｎ、判定時
間Ｍｎ、及びノ１ンドリング時間Ｃｎの短縮しか効率化
の手段はない。

データ処理Ｄｎ、良否判定Ｍｎの時間は、試験項目数に
比例して増大する。しかも集積回路素子が複雑化するに
つれて、試験項目は益々増加する。このため、この時間
を短縮することは出来ない。一方ハンドリング時間Ｃｎ
も集積回路素子の形状が小型化、多ピン化するにつれて
長くなり、ハンドリングスピードを上げることは、誤挿
入。

誤動作につながるため、これにも限界がある。

課題を解決するための手段 この問題を解決するため、本発明は、Ｄｎ、Ｍｎの処理
を項目毎に直列に処理することから、それぞれを−括処
理する様にすることでこの問題を解決する。即ちデータ
処理Ｄｎ（１）〜（ｎ）のみを連続して行い、その後判
定処理Ｍｎ（１）〜（ｎ）を連続して行う。

作用 この構成により、試験項目のデータ処理時間と、良否判
定時間を分割することが出来る。このことは良否判定時
間中は試験用電気信号が必要なく、従ってハンドリング
装置のコンタクトから、ＤＵＴを取り外すことが出来る
ことを意味する。

実施例 第１図は、本発明の実施例における集積回路素子の試験
方法を示すタイム系図である。第１図において、ｎ番目
のＤＯＴのコンタクト部への挿入時間Ｃｎは、ｎ−１番
目のＤＵＴの判定時間Ｍｎ−１（１）〜（ｎ）内で実行
され、その差の時間即ち、待ち時間Ｘｎである。同様に
ｎ＋１番目のＤＵＴについても、コンタクト時間Ｃｎ＋
１が、一つ前のｎ番目の判定時間Ｍｎ（１）〜（ｎ）内
で実行されており、その待ち時間がＸｎ＋１である。

ｔｎ（０）〜ｔ　ｎ（２）、　　ｔ　ｎ　＋　１　（０
）〜ｔｎ＋０２）はｎ番目、ｎ＋１番目のＤＵＴの試験
時間の区切りを示している。次に具体的な試験方法を説
明する。まず時刻ｔｎ（０）にｎ−１番目のＤＵＴへの
試験用信号の印加が終り、ｎ−１番目のＤＵＴがコンタ
クト部から外され、判定結果待ちの待機ポジションに入
る。一方ｎ番目のＤＵＴはＣｎ時間でコンタクトへ挿入
される。その後、ｎ−１番目のＤＵＴの判定結果が出る
まで、即ちＸｎ時間待機する。

時刻ｔｎ（２）での判定結果に従い、待機していたｎ−
１番目のＤＵＴの良否判定処理をする。同時にｎ番目の
ＤＵＴに、試験装置から試験用信号が印加され、試験装
置がデータ処理をＤｎ時間実行する。このデータ処理が
終了した後、即ちｔｎ＋１（０）から後は試験信号は必
要ない。この為この期間を利用してｎ番目のＤＵＴがコ
ンタクト部から外され、判定結果待ちの為の待機に入る
。時刻ｔｎ＋１（０）からは、ｎ＋１番目のＤＵＴの挿
入が始り、以下同様の動作をする。

即ち、第２図に示した試験装置８からは、時刻ｔｎ（０
）にハンドリング装置３に対し、ｎ−１のＤＵＴのデー
タ処理完了の信号と、コンタクト開始の信号を同時に出
し、時刻ｔ　ｎ（２）にｎ−１のＤＵＴの良否判定信号
と、試験用信号の印加とデータ処理開始の信号を同時に
出す。以下同様に時刻ｔ　ｎ　＋　１　（０）、　　ｔ
　ｎ　＋　１　（２）にハンドリング装置３に対し上記
と同じ信号を出す。

良否判定時間内に不良の判定をした場合、通常その時点
で不良判定信号を出す。例えばＭｎ−１（２）の時点で
不良判定をした場合、ｎのＤＵＴのコンタクト部４への
挿入が完了する時刻ｔｎ（１）まで、試験装置８からの
試験用信号の印加を止める必要があり、従ってｔ　ｎ（
１）の時点でハンドリング装置３から試験装置８へ挿入
完了の信号を出す。従ってこの場合、良否判定待ちの待
機による待ち時間Ｘｎは無くなる。

発明の効果 本発明の集積回路素子の試験方法によれば、集積回路素
子のハンドリング時間を等価的に無くすことができ、試
験時間を短縮し試験コストを低減出来る。

【図面の簡単な説明】

第１図は本発明の一実施例における集積回路素子の試験
方法のタイム系図、第２図は従来の試験装置のブロック
図、第３図は従来の試験方法のタイム系図である。 １・・・・・・ＤＵＴ、２・・・・・・運搬手段、３・
・・・・・ハンドリング装置、４・・・・・・コンタク
ト部、５・・・・・・接続線、６・・・・・・ハンドリ
ング装置のコントローラ、７・・・・・・インタフェー
ス、８・・・・・・試験装置、９・・・・・・試験装置
のインタフェース、１０・・・・・・試験用信号発生装
置、１１・・・・・・読取り装置、１２・・・・・・デ
ータ処理部、Ｃｎ、Ｃｎ＋１−・・−ｎ、ｎ＋１番目の
ＤＵＴのコンタクト部への挿入時間、Ｄｎ−１，Ｄｎ。 ［）　ｎ＋１・・・・・・試製用信号印加と午−夕処理
時間、Ｍｎ　−Ｈｌ）　〜（ｎ）、　Ｍｎ（１）〜Ｍｎ
（ｎ）、　Ｍｎ　＋　１（１）・・・・・・ＤＵＴの良
否判定時間、Ｘｎ、Ｘｎ＋１・・・・・・待ち時間、ｔ
ｎ（０）〜ｔｎ（２）、ｔｎ＋１（０）〜ｔ　ｎ　＋　
１　（２＞−・・−＝　ｎ番目、ｎ＋１番目のＤＵＴの
試験時間の区切り。

Claims (1)

【特許請求の範囲】
1. 　試験装置からコンタクト時間及びその良否判定結果を
   時系列的に受取り、一方ハンドリング装置から被測定集
   積回路素子のコンタクト完了信号を前記試験装置に返す
   ことで、コンタクトへの挿入、取り出し、移動時間を制
   御することを特徴とする集積回路素子の試験方法。