JPS5969941A - 集積回路の試験装置 - Google Patents
集積回路の試験装置Info
- Publication number
- JPS5969941A JPS5969941A JP57180911A JP18091182A JPS5969941A JP S5969941 A JPS5969941 A JP S5969941A JP 57180911 A JP57180911 A JP 57180911A JP 18091182 A JP18091182 A JP 18091182A JP S5969941 A JPS5969941 A JP S5969941A
- Authority
- JP
- Japan
- Prior art keywords
- test
- integrated circuit
- data
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体集積回路（ＩＣ）の製造段階で用いら
れるＩＣの試験装置に係シ、特に複数個のＩＣが同一フ
レーム一体的に固定された状態において各ＩＣを同時に
試験するだめの試験装置に関する。
れるＩＣの試験装置に係シ、特に複数個のＩＣが同一フ
レーム一体的に固定された状態において各ＩＣを同時に
試験するだめの試験装置に関する。
たとえばマイクロコンビーータの中央処理装置（ ＣＰ
ＴＪ ）用のＩＣの製造に際して、検査段階で上記ＩＣ
の機能試験を行なう場合、デュアルインラインパッケー
ジ（ ＤＩＰ ）を有するＩＣに対する測定技術又は測
定手法は、ハンド２の使用等によってリアルタイムにて
複数のＩＣを測定できるように合理化が進んでいる。
ＴＪ ）用のＩＣの製造に際して、検査段階で上記ＩＣ
の機能試験を行なう場合、デュアルインラインパッケー
ジ（ ＤＩＰ ）を有するＩＣに対する測定技術又は測
定手法は、ハンド２の使用等によってリアルタイムにて
複数のＩＣを測定できるように合理化が進んでいる。
一方、第１図に示すようにそれぞれフラットパッケージ
を有する複数個（たとえば４個）のＩＣ１１〜１４を１
個のフレーム２に一体的に形成されたリード３を用いて
形成し、電源用などの特定リード以外のり一ド３をフレ
ーム２から切断した状態で各ＩＣ １１〜１４ヲ測定す
るような製造方法を採′用する場合において、従来は同
一フレームの複数のＩＣ 全１個づつ順番に試験する
ような試験装置が用いらｆ＋一でいる。
を有する複数個（たとえば４個）のＩＣ１１〜１４を１
個のフレーム２に一体的に形成されたリード３を用いて
形成し、電源用などの特定リード以外のり一ド３をフレ
ーム２から切断した状態で各ＩＣ １１〜１４ヲ測定す
るような製造方法を採′用する場合において、従来は同
一フレームの複数のＩＣ 全１個づつ順番に試験する
ような試験装置が用いらｆ＋一でいる。
ここで、従来の試１験装置の概要を説明しておく。即ち
、供試ＩＣ に対する複数のテスト項目を有するテス
トパターンをテスート・ｅターンメモリにプログラムし
ておき、さらに標準となる正常なＩＣ を、上記テス
トノぐターンにしたがって試験した場合に得られる試験
結果の・ぐターン（標準・ぐターンとなる）を標準・モ
ターンメモリにプログラムしておく。而して、上記テス
トパターンメモリからＨｉ力されるテストパターンにし
たりに記憶てれている標準・やターンと′比較し、その
比較結果から上記供試ＩＣ の良、不良を判定するよう
にしていた。
、供試ＩＣ に対する複数のテスト項目を有するテス
トパターンをテスート・ｅターンメモリにプログラムし
ておき、さらに標準となる正常なＩＣ を、上記テス
トノぐターンにしたがって試験した場合に得られる試験
結果の・ぐターン（標準・ぐターンとなる）を標準・モ
ターンメモリにプログラムしておく。而して、上記テス
トパターンメモリからＨｉ力されるテストパターンにし
たりに記憶てれている標準・やターンと′比較し、その
比較結果から上記供試ＩＣ の良、不良を判定するよう
にしていた。
なお、上記従来の試験装置は、標準パターンをメモリに
予めプログラムしておく必要があるので、その７６ｌ：
７グラム操作に手間を要する。そこで、上記手間がかか
らないように、前記標準パターンメモリに代えて供試Ｉ
Ｃ と同一の構成全有する標準ザンプル用ＩＣ を
用いるように改善した試験装置が本願出願人に裏って特
許ｊ頭昭和５６年第１． ３ ３ ３ ７ ０号により
提案されている。
予めプログラムしておく必要があるので、その７６ｌ：
７グラム操作に手間を要する。そこで、上記手間がかか
らないように、前記標準パターンメモリに代えて供試Ｉ
Ｃ と同一の構成全有する標準ザンプル用ＩＣ を
用いるように改善した試験装置が本願出願人に裏って特
許ｊ頭昭和５６年第１． ３ ３ ３ ７ ０号により
提案されている。
即ち、この試験装置は、供試ＩＣ と標準サンプル用
ＩＣ とを共通のテストパターンにしたがって同時に
試．験し、テス｝／ｅターンの各テスト項目毎に上記２
個のＩＣ の各試験結果を比較し、その比較結果から
供試ＩＣ の良、否を判定するようにしたことを特徴と
するものである。
ＩＣ とを共通のテストパターンにしたがって同時に
試．験し、テス｝／ｅターンの各テスト項目毎に上記２
個のＩＣ の各試験結果を比較し、その比較結果から
供試ＩＣ の良、否を判定するようにしたことを特徴と
するものである。
しかし、上述したような同一フレームの複数の供試ＩＣ
を１個づつ順次試験することは、試験時間が長くなり
、生産効率が悪い。また、ハンドラ化による測定作業の
合理化を図ることが考えられるが、フラットパッケージ
のＩＣ は４辺からそれぞれ複数のリードが突出してい
るので、ハンドラ化は実現上問題点が多く、実現が困難
でるる。
を１個づつ順次試験することは、試験時間が長くなり
、生産効率が悪い。また、ハンドラ化による測定作業の
合理化を図ることが考えられるが、フラットパッケージ
のＩＣ は４辺からそれぞれ複数のリードが突出してい
るので、ハンドラ化は実現上問題点が多く、実現が困難
でるる。
本発明は上記の事情に鑑みてなされたもので、同一フレ
ームに固定てれた状態の複数のＩＣ を同時に試験で
き、ＩＣ 生産における所要試験時間の短縮化によって
生産効率の向上を図９得る集積回路の試験装置を提供す
るものである。
ームに固定てれた状態の複数のＩＣ を同時に試験で
き、ＩＣ 生産における所要試験時間の短縮化によって
生産効率の向上を図９得る集積回路の試験装置を提供す
るものである。
すなわち、本発明の試験装置は、同一フレームに固定で
れた複数個の供試集積回路に所定入力を与えて各供試集
積回路が所定の出力状態になったか否かを順次チェック
し、各供試集積回路の同期状態のチェック後に上記各供
試集積回路に同時に同一の試験入力ターンを与えて各供
試集積回路の試験出力データをそれ，それ基準値と比較
して各供試集積回路の良否を判定するようにしてなるこ
とを特徴とするものである。
れた複数個の供試集積回路に所定入力を与えて各供試集
積回路が所定の出力状態になったか否かを順次チェック
し、各供試集積回路の同期状態のチェック後に上記各供
試集積回路に同時に同一の試験入力ターンを与えて各供
試集積回路の試験出力データをそれ，それ基準値と比較
して各供試集積回路の良否を判定するようにしてなるこ
とを特徴とするものである。
したがって、同一フレームに固定でれた複数個の供試集
積回路を同時に試験可能となり、集積回路生産に際して
の所要試験時間が短縮され、生産効率が向上する。
積回路を同時に試験可能となり、集積回路生産に際して
の所要試験時間が短縮され、生産効率が向上する。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第２図は、第１図に示したような同一フレームに形
成された４個の供試ＩＣ１１〜１４および標準サンプル
用ＩＣＩｏを各対応する測定用ソケットにセットして同
時に試験するための試験装置を示すものである。以下、
第２図の装置のうち本発明に直接的に関係する部分につ
いて説明する。１１は、複数のテスト項目のテストデタ
ーンを有するテストデータｋ 記憶している入力テスト
ハターンメモリ、１２は上記メモリ１１用のインタフェ
ース、１３はタイミングセレクタで、トリガイニシャラ
イズ回路１４から初期タイミングが与えられて前記入力
テストＡターンメモリ１１からの読み出しデータのタイ
ミング処理（データに周期ヲ力える）を行なうと共に供
試ＩＣユニット８内のトリガデテクタ１５１〜１５４
にタイミングを与える。
る。第２図は、第１図に示したような同一フレームに形
成された４個の供試ＩＣ１１〜１４および標準サンプル
用ＩＣＩｏを各対応する測定用ソケットにセットして同
時に試験するための試験装置を示すものである。以下、
第２図の装置のうち本発明に直接的に関係する部分につ
いて説明する。１１は、複数のテスト項目のテストデタ
ーンを有するテストデータｋ 記憶している入力テスト
ハターンメモリ、１２は上記メモリ１１用のインタフェ
ース、１３はタイミングセレクタで、トリガイニシャラ
イズ回路１４から初期タイミングが与えられて前記入力
テストＡターンメモリ１１からの読み出しデータのタイ
ミング処理（データに周期ヲ力える）を行なうと共に供
試ＩＣユニット８内のトリガデテクタ１５１〜１５４
にタイミングを与える。
捷た、上記タイミング処理された入力ノヤターンデータ
ば、上記供試ＩＣユニット８内のドライバ・コントロ−
ル１６１〜１６４オｊ ｏ［準す：／プルユニット９内
のドライバ・コントロ−ル１６５ に与えられる。この
ドライバ・コンパレータ’１６１〜１６５ は、ドライ
バセレクタレ、ゾスタ１７によりドライバモード又はコ
ンノやレータモードが選択され、ドライバモードのとき
には入力Ａターンデータをアナログ信号に変換して各対
応する供試ＩＣハ〜１４および標準サンプル用ＩＣｌ−
１：）に供給する。そして、コンノＲレータモードのと
きには、各ＩＣハ〜１４ｒＩＯからの機能試験出力信号
をデジタルデータ（出力・やターンデータ）に変換して
出カバターンデータメモリ１８、〜１８５に格納する。
ば、上記供試ＩＣユニット８内のドライバ・コントロ−
ル１６１〜１６４オｊ ｏ［準す：／プルユニット９内
のドライバ・コントロ−ル１６５ に与えられる。この
ドライバ・コンパレータ’１６１〜１６５ は、ドライ
バセレクタレ、ゾスタ１７によりドライバモード又はコ
ンノやレータモードが選択され、ドライバモードのとき
には入力Ａターンデータをアナログ信号に変換して各対
応する供試ＩＣハ〜１４および標準サンプル用ＩＣｌ−
１：）に供給する。そして、コンノＲレータモードのと
きには、各ＩＣハ〜１４ｒＩＯからの機能試験出力信号
をデジタルデータ（出力・やターンデータ）に変換して
出カバターンデータメモリ１８、〜１８５に格納する。
この出カバターンデータメモリ１８１〜１８５の記憶デ
ー、夕は、前記トリガデテクタ１５１〜１５５および後
述するデジタルコンパレータ２０に力えられる。上記ト
リガデテクタ１５１〜１５４には前述したようにタイミ
ングセレクタ１３からタイミングが与えられ、トリガデ
テクタ１５５には前記トリガイニシャライズ回路１４か
ら初期タイミングが与えられる。
ー、夕は、前記トリガデテクタ１５１〜１５５および後
述するデジタルコンパレータ２０に力えられる。上記ト
リガデテクタ１５１〜１５４には前述したようにタイミ
ングセレクタ１３からタイミングが与えられ、トリガデ
テクタ１５５には前記トリガイニシャライズ回路１４か
ら初期タイミングが与えられる。
そして、」二記トリガデテクタ１５１〜１５５は、シー
ケンスコントロール回路１９によるシーケンス制御によ
って、各２人力のタイミングのマツチング（同期）がと
れたか否かを順次チェックし、そのチェック結果を前記
出力Ａ？ターンデータメモリ１８．〜１８５を介してデ
ジタルデータぐレータ２０に送るようになっている。こ
のデジタルコンパレータ２０は、出力Ａターンチー タ
メモリ１８１〜１８５から与えられる同期チェック結果
データ、各テスト項目毎の出力ノクターンデータのうち
、同期チェックデータはパスライン２１’ｃ介してミニ
コンピユータのＣＰＵ （中央処理装置）２２に送り、
各供試ＩＣ１１〜１４の出カバターンデータそれぞれと
標準サンプル用ＩＣ１０の出力・ぐターンデータとを同
時に比較し、各テスト項目毎の比較結果データヲ／クス
ライン２１を介してＣＰＵ ２２に送る工うになってい
る。
ケンスコントロール回路１９によるシーケンス制御によ
って、各２人力のタイミングのマツチング（同期）がと
れたか否かを順次チェックし、そのチェック結果を前記
出力Ａ？ターンデータメモリ１８．〜１８５を介してデ
ジタルデータぐレータ２０に送るようになっている。こ
のデジタルコンパレータ２０は、出力Ａターンチー タ
メモリ１８１〜１８５から与えられる同期チェック結果
データ、各テスト項目毎の出力ノクターンデータのうち
、同期チェックデータはパスライン２１’ｃ介してミニ
コンピユータのＣＰＵ （中央処理装置）２２に送り、
各供試ＩＣ１１〜１４の出カバターンデータそれぞれと
標準サンプル用ＩＣ１０の出力・ぐターンデータとを同
時に比較し、各テスト項目毎の比較結果データヲ／クス
ライン２１を介してＣＰＵ ２２に送る工うになってい
る。
なお、２３．〜２３４は各供試ＩＣハ〜１４の直流試験
用のバッファ回路、２４．〜２４４は上記バッファ回路
２３１〜２３４全通して送られる前記各供試ＩＣ１１〜
１４の直流試験出力信号（アナログ信号）をデジタル信
号に変換して前記パスライン２１に送り出すＡ／Ｄ
コンバータである。
用のバッファ回路、２４．〜２４４は上記バッファ回路
２３１〜２３４全通して送られる前記各供試ＩＣ１１〜
１４の直流試験出力信号（アナログ信号）をデジタル信
号に変換して前記パスライン２１に送り出すＡ／Ｄ
コンバータである。
ＣＰＵ ２２は、前記７ｊ−）タルコンパレータ２０の
データに基いて各トリガデテクタ１５５〜１５１ＶＣお
ける同期チェック結果および各供試ＩＣハ〜１４の機能
試験結果の良、否を判定すると共に、前記Ａ／Ｄ コン
バータ２４．〜２４４からのデータに基いて各供試ＩＣ
ハ〜ハの直流試験結果の良、否を判定し、判定結果をオ
波し−ションボックスインタフェース２５に介してオ硬
し−ションボックスへ送って結果の良否を表示させ、さ
らにＰＩＤインタフェース２６を介してフロッピーディ
スク装置とｒタイピユータとかラインプリンタなどの外
部機器へ送る。この上うなＣＰＵ ２２の動作は、プロ
グラムメモリ（ＲＡＭ） 、？ ７に格納されたテスト
プログラム（テスト手順、直流試験基準値などを含む）
に基いて実行する。
データに基いて各トリガデテクタ１５５〜１５１ＶＣお
ける同期チェック結果および各供試ＩＣハ〜１４の機能
試験結果の良、否を判定すると共に、前記Ａ／Ｄ コン
バータ２４．〜２４４からのデータに基いて各供試ＩＣ
ハ〜ハの直流試験結果の良、否を判定し、判定結果をオ
波し−ションボックスインタフェース２５に介してオ硬
し−ションボックスへ送って結果の良否を表示させ、さ
らにＰＩＤインタフェース２６を介してフロッピーディ
スク装置とｒタイピユータとかラインプリンタなどの外
部機器へ送る。この上うなＣＰＵ ２２の動作は、プロ
グラムメモリ（ＲＡＭ） 、？ ７に格納されたテスト
プログラム（テスト手順、直流試験基準値などを含む）
に基いて実行する。
なお、前記標準サンプル用ＩＣ１０は、前記各供試Ｔ’
ＣＪＩ〜１４ と全く同様の構成を有するものであって
、予め試験を行なって良品であると判定されているもの
である。
ＣＪＩ〜１４ と全く同様の構成を有するものであって
、予め試験を行なって良品であると判定されているもの
である。
また、前記入力テストパターンメモリ１１ばＲＡＭより
なり、試験開始前に外部入力機器からテストノやターン
データが与えられる。
なり、試験開始前に外部入力機器からテストノやターン
データが与えられる。
次に、上記構成によるＩＣ試験装置の動作を説明する。
（１）各ＩＣの同期チェック。
先ず、トリガイニシャライズ回路１４によりタイミング
セレクタ１３が制御され、このタイミングセレクタ１３
からの同期チェック用の入力ノソターンデータがドライ
バ・コンパレータ１６、〜１６５によりそれぞれアナロ
グ信号に変換されて各供試ＩＣ２１〜１４ お工び標
準サンプル用ＩＣ１０に供給される。このとき、各ＩＣ
バー１４１０の特定の外部ビンの出力信号が同ｊ用チェ
ックのために用いられるもので、各出力信号はドライバ
・コンノやレーク１６１〜１６５によりそれぞれ出力ノ
ヤターンデータに変換されて出力・セターンデータメモ
リ１８１〜１８５に記憶てれる。そして、７−ケンスコ
ントロール回路１９の制御に、Ｊ：り、先ずトリガデテ
クタ１５５において、トリガイニシャライズ回路１４か
ら与えられる初期タイミングと出力／？ターンデータメ
モリ１８５から力えられるデータとの同期がチェ、ツク
きれ、そのチェック結果が出力・やターンデータメモリ
１８５を経てデジタルコンパレータ２０に送られる。
セレクタ１３が制御され、このタイミングセレクタ１３
からの同期チェック用の入力ノソターンデータがドライ
バ・コンパレータ１６、〜１６５によりそれぞれアナロ
グ信号に変換されて各供試ＩＣ２１〜１４ お工び標
準サンプル用ＩＣ１０に供給される。このとき、各ＩＣ
バー１４１０の特定の外部ビンの出力信号が同ｊ用チェ
ックのために用いられるもので、各出力信号はドライバ
・コンノやレーク１６１〜１６５によりそれぞれ出力ノ
ヤターンデータに変換されて出力・セターンデータメモ
リ１８１〜１８５に記憶てれる。そして、７−ケンスコ
ントロール回路１９の制御に、Ｊ：り、先ずトリガデテ
クタ１５５において、トリガイニシャライズ回路１４か
ら与えられる初期タイミングと出力／？ターンデータメ
モリ１８５から力えられるデータとの同期がチェ、ツク
きれ、そのチェック結果が出力・やターンデータメモリ
１８５を経てデジタルコンパレータ２０に送られる。
次に、シーケンスコントロール回路１９により各トリガ
デテクタ１５１〜１５４の順（なお、この順序は特に限
定されるものではない）に制御はれ、上記標準ザンプル
用ＩＣ１０と同様に各供試ＩＣ１、〜１４について各出
カバターンデータメモリ１８１〜１８４からのデータと
タイミングセレクタ１３がらのタイミングとの同期がチ
ェックされ、各チェック結果が出力ノクターンデータメ
モリ１８１〜ＩＦＩ４ｆ：経てデジタルコンバータ２０
に送られる。そして、上記同期チェックによりそれぞれ
同期がとれた場合には、標準サンプル用■Ｃ１ｏと各供
試ＩｃＩＩ〜１４ と入力テストパターンメモリ１１と
の同期が一致したことになり、機能試験が可能となる。
デテクタ１５１〜１５４の順（なお、この順序は特に限
定されるものではない）に制御はれ、上記標準ザンプル
用ＩＣ１０と同様に各供試ＩＣ１、〜１４について各出
カバターンデータメモリ１８１〜１８４からのデータと
タイミングセレクタ１３がらのタイミングとの同期がチ
ェックされ、各チェック結果が出力ノクターンデータメ
モリ１８１〜ＩＦＩ４ｆ：経てデジタルコンバータ２０
に送られる。そして、上記同期チェックによりそれぞれ
同期がとれた場合には、標準サンプル用■Ｃ１ｏと各供
試ＩｃＩＩ〜１４ と入力テストパターンメモリ１１と
の同期が一致したことになり、機能試験が可能となる。
これに対して、供試ＩＣのどれか１個でも同期がとれな
かった場合は、ＣＰ＃２２による同期エラー検出が行な
われる。
かった場合は、ＣＰ＃２２による同期エラー検出が行な
われる。
（２）試験の実施。
先ず、あるテスト項目の入カバターンデータがタイミン
グセレクタ１３から各ドライバ・コンパレータ１６．〜
１６５に送られ、ここでそれぞれアナログ信号に変換さ
れて各ＩＣハ〜ハおよび１０に同時に供給される。この
とき、各ＩＣバ〜１４および１０は試験出力信号を発生
し、この出力信号は前記各ドライバ・コンパレータ１６
、〜１６５によりデジタル信号に変換されて出カバター
ンデータメモリ１８１〜１８５に記憶される。そして、
デジタルコンパレータ２０において、標準サンプルＩＣ
１０用の出カッ４ターンデータメモリ１８ｓからの記憶
データと供試ＩＣ１１〜１４用の出力・ぞターンデータ
メモリ１８、〜１８４からの各記憶データとがそれぞれ
同時に比較され、各比較結果はＣＰＵ ２２に送られる
。以下、上記と同様に各テスト項目についての試験が順
次実行される。
グセレクタ１３から各ドライバ・コンパレータ１６．〜
１６５に送られ、ここでそれぞれアナログ信号に変換さ
れて各ＩＣハ〜ハおよび１０に同時に供給される。この
とき、各ＩＣバ〜１４および１０は試験出力信号を発生
し、この出力信号は前記各ドライバ・コンパレータ１６
、〜１６５によりデジタル信号に変換されて出カバター
ンデータメモリ１８１〜１８５に記憶される。そして、
デジタルコンパレータ２０において、標準サンプルＩＣ
１０用の出カッ４ターンデータメモリ１８ｓからの記憶
データと供試ＩＣ１１〜１４用の出力・ぞターンデータ
メモリ１８、〜１８４からの各記憶データとがそれぞれ
同時に比較され、各比較結果はＣＰＵ ２２に送られる
。以下、上記と同様に各テスト項目についての試験が順
次実行される。
なお、各供試ＩＯハ〜１４の直流試験に際しては、各Ｉ
ｃｅ、〜１４の出力信号が直流試験用バッファ回路２３
１〜２３４ｆ：介してＡ／Ｄ コンバータ２４１〜２
４４に導かれ、ここでそれぞれＡ／Ｄ 変換てれたデー
タがＣＰＵ ２２により基率データと比較されることに
よって試験結果の良否が判定される。
ｃｅ、〜１４の出力信号が直流試験用バッファ回路２３
１〜２３４ｆ：介してＡ／Ｄ コンバータ２４１〜２
４４に導かれ、ここでそれぞれＡ／Ｄ 変換てれたデー
タがＣＰＵ ２２により基率データと比較されることに
よって試験結果の良否が判定される。
（３）試験結果の判定および判定結果の出力。
ＣＰＵ ２２は、各テスト項目毎の各供試ＩＣ１１〜１
４の試験結果データに基いて各供試ＩＣ１１〜１４の良
否を総合的に判定し、判定結果を外部出力機器に出力す
る。
４の試験結果データに基いて各供試ＩＣ１１〜１４の良
否を総合的に判定し、判定結果を外部出力機器に出力す
る。
上述したような（］）〜（３）の一連の動作によって、
同−フレームに形成された４個の供試ＩＣハ〜１４が同
時に試験されたことになり、この試験の終了後に上記フ
レームが試験装置の測定用ソケット部から離されて再び
別のフレームの４個の供試ＩＣが測定用ソケット部にセ
ットされて再び上述同様の同時試験が行なわれる。
同−フレームに形成された４個の供試ＩＣハ〜１４が同
時に試験されたことになり、この試験の終了後に上記フ
レームが試験装置の測定用ソケット部から離されて再び
別のフレームの４個の供試ＩＣが測定用ソケット部にセ
ットされて再び上述同様の同時試験が行なわれる。
なお、上述したような４個の供試ＩＣ１１〜１４を同時
に試験することによって、従来のように供試ＩＣハ〜１
４を１個づつ試験する場合に比べて試験時間は大雑把に
言って域に短縮される。しかし、厳密に言えば、機能試
験に際しては、全てのＩＣＪ、〜１４および１０につい
て順次同期をとる時間を要するので試験時間短線動は約
騒、になる。また、直流試験に際しては、各供試ＩＣＪ
Ｉ〜１４の出力信号それぞれｉ Ａ／Ｄ変換し、ＣＰＵ
２２によシデータ比較を行なう時間を要するので、時
間短縮効果は約占になる。
に試験することによって、従来のように供試ＩＣハ〜１
４を１個づつ試験する場合に比べて試験時間は大雑把に
言って域に短縮される。しかし、厳密に言えば、機能試
験に際しては、全てのＩＣＪ、〜１４および１０につい
て順次同期をとる時間を要するので試験時間短線動は約
騒、になる。また、直流試験に際しては、各供試ＩＣＪ
Ｉ〜１４の出力信号それぞれｉ Ａ／Ｄ変換し、ＣＰＵ
２２によシデータ比較を行なう時間を要するので、時
間短縮効果は約占になる。
上述したように本発明のＩＣの試験装置によれば、同一
フレームに固定された状態の複数のＩＣ’を同時に試験
でき、ＩＣ生産における所要試験時間の短縮化によって
生産効率を向上させることができる。
フレームに固定された状態の複数のＩＣ’を同時に試験
でき、ＩＣ生産における所要試験時間の短縮化によって
生産効率を向上させることができる。
第１図は本発明装置に、ｌ：！ｌｌ試（険される同一フ
レームに複数個形成された供試ＩＣを＜＋Ｈ略的に示す
斜視１ン［、第２図は不発明に係るＩＣの試験装置の一
実施例を示す構成説明図でらる。 １、〜１４・・・供試ＩＣ，１０・・・標準サンプル用
ＩＣ、１１・・・入力テストノやターンメモリ、１３・
・・タイミングセレクタ、１４・・・トリガイニシャラ
イズ回路、１５１〜１５５・・・トリガデテクタ、１６
１〜１６５・・・ドライバ・コンパレータ、１８１〜１
８５・・・出力）母ターンデータメモリ、１９・・・シ
ーケンスコントロール回路、２０・・・デジタルコンツ
クレータ、２１・・・パスライン１．２２・・・ＣＰＵ
、２３１〜２３４・・・ １自流・試験用バッファ回路
、２４１〜２４４・・・Ａ／Ｄコンバータ。
レームに複数個形成された供試ＩＣを＜＋Ｈ略的に示す
斜視１ン［、第２図は不発明に係るＩＣの試験装置の一
実施例を示す構成説明図でらる。 １、〜１４・・・供試ＩＣ，１０・・・標準サンプル用
ＩＣ、１１・・・入力テストノやターンメモリ、１３・
・・タイミングセレクタ、１４・・・トリガイニシャラ
イズ回路、１５１〜１５５・・・トリガデテクタ、１６
１〜１６５・・・ドライバ・コンパレータ、１８１〜１
８５・・・出力）母ターンデータメモリ、１９・・・シ
ーケンスコントロール回路、２０・・・デジタルコンツ
クレータ、２１・・・パスライン１．２２・・・ＣＰＵ
、２３１〜２３４・・・ １自流・試験用バッファ回路
、２４１〜２４４・・・Ａ／Ｄコンバータ。
Claims (3)
- （１） 同一フレームに固定された複数個の供試集積
回路に所定入力を与えて各供試集積回路が所定の出力状
態になったか否かを順次チェックする同期チェック手段
と、この同期チェック手段により各供試集積回路の同期
状態がチェックされた後で前記各供試集積回路に同時に
同一の試験入力データを与えて各供試集積回路の試験出
力データをそれぞれ基準値と比較して各供試集積回路の
良否を判定する機能試験回路手段とを具備することを特
徴とする集積回路の試験装置。 - （２）前記同期チェック手段は、前記供試集積回路と同
一構成を有する良品の標準サンプル用集積回路に対して
も同期がとれたか否かをチェックし、前記機能試験回路
手段は、上記標準サンプル用集積回路に対して前記供試
集積回路に対すると同時に同一の試験入力データ金与え
ることによって得られる試験出力データ全前記基準値と
じて用いることを特徴とする特許求の範囲第１項記載の
集積回路の試験装置。 - （３）前記機能試験回路手段は、複数のテスト項，目の
各テストデータを記憶した入力パターンメモリと、前記
各供試集積回路に対応して設けられ、上記入力Ａ？パタ
ーンモリから所定のタイミングで読み出場れた入力パタ
ーンデータをアナログ信号に変換して供試集積回路に送
り、この供試集積回路からの試験出力信号を受けて出力
パターンデータに変換する複数個のドライバ・コンパレ
ータと、このドライバ・コンパレータに各対応して設け
られドライバ・コンパレータの出力デジタルデータを記
憶する複数個の出力ノやターンデータメモリと、この各
出力パターンメモリの記憶データを前記基準値と比較す
るデジタルコンパレータと、このデジタルコンパレータ
の比較出力に基いて前記各供試集積回路の試験結果の良
否を判定する中央処理装置と金具備してなることを特徴
とする特許 囲第１項記載の集積回路の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57180911A JPS5969941A (ja) | 1982-10-15 | 1982-10-15 | 集積回路の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57180911A JPS5969941A (ja) | 1982-10-15 | 1982-10-15 | 集積回路の試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5969941A true JPS5969941A (ja) | 1984-04-20 |
Family
ID=16091445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57180911A Pending JPS5969941A (ja) | 1982-10-15 | 1982-10-15 | 集積回路の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5969941A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62231181A (ja) * | 1986-03-31 | 1987-10-09 | Pfu Ltd | 故障診断方法および装置 |
-
1982
- 1982-10-15 JP JP57180911A patent/JPS5969941A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62231181A (ja) * | 1986-03-31 | 1987-10-09 | Pfu Ltd | 故障診断方法および装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5701306A (en) | Semiconductor integrated circuit which can be tested by an LSI tester having a reduced number of pins | |
| US20040239359A1 (en) | Device test apparatus and test method | |
| JPS60247942A (ja) | 半導体メモリ試験装置 | |
| JPH11238395A (ja) | メモリ試験装置 | |
| JP2000074997A (ja) | Ｉｃ試験装置及び複合ｉｃ試験装置 | |
| EP1820037B1 (en) | Integrated circuit self-test architecture | |
| JPS5969941A (ja) | 集積回路の試験装置 | |
| JPH10160808A (ja) | Ｉｃ試験装置 | |
| JPH0252446A (ja) | 集積回路の試験装置 | |
| JPS6222103B2 (ja) | ||
| JP3232588B2 (ja) | Ｉｃ並列試験システム | |
| JPH102937A (ja) | Ｉｃ試験装置 | |
| JP2000149593A (ja) | Ｉｃ試験装置 | |
| JP2001083216A (ja) | 半導体試験装置 | |
| JP3089193B2 (ja) | Ｉｃ試験装置 | |
| JP2000097994A (ja) | 半導体試験装置 | |
| JP2618112B2 (ja) | 半導体試験装置 | |
| JP3220040B2 (ja) | 半導体試験装置の自己診断実行方式 | |
| JPH08114655A (ja) | 半導体装置の電気的特性検査方法および装置 | |
| JP2903443B2 (ja) | Ｉｃ試験装置 | |
| JP2001091581A (ja) | 半導体集積回路試験装置のソケット間相関試験方法 | |
| JPS6283676A (ja) | Ｉｃ試験方式 | |
| JPH01250078A (ja) | 集積回路素子の試験方法 | |
| JP2595263B2 (ja) | テストパターン自動作成方式 | |
| JPH0622254B2 (ja) | 半導体集積回路の検査装置 |