JPH01250147A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH01250147A JPH01250147A JP63077239A JP7723988A JPH01250147A JP H01250147 A JPH01250147 A JP H01250147A JP 63077239 A JP63077239 A JP 63077239A JP 7723988 A JP7723988 A JP 7723988A JP H01250147 A JPH01250147 A JP H01250147A
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- JP
- Japan
- Prior art keywords
- instruction
- address
- data
- bus
- data bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
マイクロプロセッサに関し、
アドレスデータの観測容易性を改善することを目的とし
、 命令を解読する解読手段と、必要に応じてデータバス上
の情報をチップ外部に出力することが可能な出力手段と
を、備えたマイクロプロセッサにおいて、前記解読手段
で解読された命令が、データバスおよびアドレスバスの
何れも使用しない所定の命令であるとき、アドレスバス
上の情報を前記データバス上に乗せるよう指令する指令
手段と、該指令手段の指令に従ってアドレスバス上の情
報を前記データバス上に乗せる情報伝達手段と、を設け
て構成している。
、 命令を解読する解読手段と、必要に応じてデータバス上
の情報をチップ外部に出力することが可能な出力手段と
を、備えたマイクロプロセッサにおいて、前記解読手段
で解読された命令が、データバスおよびアドレスバスの
何れも使用しない所定の命令であるとき、アドレスバス
上の情報を前記データバス上に乗せるよう指令する指令
手段と、該指令手段の指令に従ってアドレスバス上の情
報を前記データバス上に乗せる情報伝達手段と、を設け
て構成している。
本発明は、マイクロプロセッサに関し、詳しくは、アド
レスバス上のデータをチップ外部から観測する際の観測
容易性の向上を意図したマイクロプロセッサに関する。
レスバス上のデータをチップ外部から観測する際の観測
容易性の向上を意図したマイクロプロセッサに関する。
一般に、ワンチップマイクロコンピュータ等のマイクロ
プロセッサでは、製造段階やフィールドユース段階で内
部機能の動作確認試験が行われる。
プロセッサでは、製造段階やフィールドユース段階で内
部機能の動作確認試験が行われる。
動作確認試験の一例としては、プログラムを実行させ、
適当な処理結果がデータバスに乗せられた時点で、この
データバスを外部から観測し、期待値と照合して機能の
合否を判定するといった方法がある。
適当な処理結果がデータバスに乗せられた時点で、この
データバスを外部から観測し、期待値と照合して機能の
合否を判定するといった方法がある。
第３図は従来のこの種のマイクロプロセッサを示すその
要部のブロック図である。
要部のブロック図である。
データバスの観測は以下のようにして行われる。
すなわち、第３図において、マイクロプロセッサの図示
しないテスト端子に負論理を与えると、チップ内部でテ
スト信号Ｔが生成される。このＴは、テスト用データバ
スラッチ１およびセレクタ２に加えられ、テスト用デー
タバスラッチｌはＴの入力を受けてデータバス３上の情
報を取り込んでラッチするとともに、そのランチ情報を
セレクタ２に出力する。
しないテスト端子に負論理を与えると、チップ内部でテ
スト信号Ｔが生成される。このＴは、テスト用データバ
スラッチ１およびセレクタ２に加えられ、テスト用デー
タバスラッチｌはＴの入力を受けてデータバス３上の情
報を取り込んでラッチするとともに、そのランチ情報を
セレクタ２に出力する。
一方、セレクタ２は、通常、ライト信号Ｒによってデー
タバス３上の情報をラッチするボートデータ出力ラッチ
４からの情報を選択してチップ外部に出力しているが、
Ｔが入力されると、テスト用データバスラッチ１からの
情報を選択して、この情報をチップ外部に出力する。な
お、上記テスト用データバスラッチｌおよびセレクタ２
は必要に応じてデータバス上の情報をチップ外部に出力
することが可能な出力手段５を構成している。
タバス３上の情報をラッチするボートデータ出力ラッチ
４からの情報を選択してチップ外部に出力しているが、
Ｔが入力されると、テスト用データバスラッチ１からの
情報を選択して、この情報をチップ外部に出力する。な
お、上記テスト用データバスラッチｌおよびセレクタ２
は必要に応じてデータバス上の情報をチップ外部に出力
することが可能な出力手段５を構成している。
このような構成によれば、マイクロプロセッサのテスト
端子に負論理を与えるだけで、データバス３上の情報を
外部から観測することができ、機能試験を容易に行うこ
とができる。
端子に負論理を与えるだけで、データバス３上の情報を
外部から観測することができ、機能試験を容易に行うこ
とができる。
ところで、マイクロプロセッサに対する機能試験はデー
タバス上の情報を観測するだけでは不充分であり、多（
の場合、アドレスバス上の情報（以下、アドレスデータ
）も必要とする。
タバス上の情報を観測するだけでは不充分であり、多（
の場合、アドレスバス上の情報（以下、アドレスデータ
）も必要とする。
アドレスデータを外部から観測する方法としては、例え
ば、ＣＡＬＬ命令等の呼出し命令を含む複数の命令を組
み合わせて行う方法がある。この方法によればマイクロ
プロセッサは、まず、■呼出し命令を解読してスタック
ポインタをセットし、■次いで、命令を実行してスタッ
クポインタにプログラムカウンタの内容（アドレスデー
タ）を格納し、■プログラムカウンタの内容をデータバ
スに乗せる、といった呼出し処理を実行する。そして、
マイクロプロセッサのテスト端子に負論理を与えること
で、データバス上の情報（この場合アドレスデータ）を
外部から観測することができる。
ば、ＣＡＬＬ命令等の呼出し命令を含む複数の命令を組
み合わせて行う方法がある。この方法によればマイクロ
プロセッサは、まず、■呼出し命令を解読してスタック
ポインタをセットし、■次いで、命令を実行してスタッ
クポインタにプログラムカウンタの内容（アドレスデー
タ）を格納し、■プログラムカウンタの内容をデータバ
スに乗せる、といった呼出し処理を実行する。そして、
マイクロプロセッサのテスト端子に負論理を与えること
で、データバス上の情報（この場合アドレスデータ）を
外部から観測することができる。
しかしながら、このような従来のマイクロプロセッサに
あっては、アドレスデータをチップ外部から観測するに
際し、呼出し命令（例えば、ＣＡＬＬ命令）を含めた複
数の命令の組み合わせを用いる構成となっていたため、
１つのアドレスデータの観測について複数の命令をプロ
グラムしなければならず、このため、テストパターンの
増大や試験用データの複雑化を招き、アドレスデータを
チップ外部から観測する際の試験容易性の面で問題点が
あった。
あっては、アドレスデータをチップ外部から観測するに
際し、呼出し命令（例えば、ＣＡＬＬ命令）を含めた複
数の命令の組み合わせを用いる構成となっていたため、
１つのアドレスデータの観測について複数の命令をプロ
グラムしなければならず、このため、テストパターンの
増大や試験用データの複雑化を招き、アドレスデータを
チップ外部から観測する際の試験容易性の面で問題点が
あった。
そこで本発明は、複数の命令の組み合わせに代えて他の
所定の命令、例えば、ＣＬＲＣ命令やＮＯＰ命令などの
ようにデータバスおよびアドレスバスの何れも使用しな
い命令を用いることにより、アドレスデータの観測容易
性を改善することを目的としている。
所定の命令、例えば、ＣＬＲＣ命令やＮＯＰ命令などの
ようにデータバスおよびアドレスバスの何れも使用しな
い命令を用いることにより、アドレスデータの観測容易
性を改善することを目的としている。
本発明では、上記目的を達成するために、命令を解読す
る解読手段と、必要に応じてデータバス上の情報をチッ
プ外部に出力することが可能な出力手段と、を備えたマ
イクロプロセッサにおいて、前記解読手段で解読された
命令が、データバスおよびアドレスバスの何れも使用し
ない所定の命令であるとき、アドレスバス上の情報を前
記データバス上に乗せるよう指令する指令手段と、該指
令手段の指令に従ってアドレスバス上の情報を前記デー
タバス上に乗せる情報伝達手段と、を設けて構成してい
る。
る解読手段と、必要に応じてデータバス上の情報をチッ
プ外部に出力することが可能な出力手段と、を備えたマ
イクロプロセッサにおいて、前記解読手段で解読された
命令が、データバスおよびアドレスバスの何れも使用し
ない所定の命令であるとき、アドレスバス上の情報を前
記データバス上に乗せるよう指令する指令手段と、該指
令手段の指令に従ってアドレスバス上の情報を前記デー
タバス上に乗せる情報伝達手段と、を設けて構成してい
る。
本発明では、解読手段がデータバスおよびアドレスバス
の何れも使用しない所定の命令（例えば、ＣＬＲＣ命令
：コンデションレジスタクリア命令あるいはＮＯＰ命令
命令−ノーオペレーション命令解読すると、指令手段が
アドレスバス上の情報（アドレスデータ）をデータバス
上に乗せ、出力手段がデータバス上の情報をチップ外部
に出力する。
の何れも使用しない所定の命令（例えば、ＣＬＲＣ命令
：コンデションレジスタクリア命令あるいはＮＯＰ命令
命令−ノーオペレーション命令解読すると、指令手段が
アドレスバス上の情報（アドレスデータ）をデータバス
上に乗せ、出力手段がデータバス上の情報をチップ外部
に出力する。
したがって、複数の命令を用いることなく、１つの所定
の命令でチップ外部からのアドレスデータの観測を行う
ことができ、観測容易性が改善される。
の命令でチップ外部からのアドレスデータの観測を行う
ことができ、観測容易性が改善される。
以下、本発明を図面に基づいて説明する。
第１．２図は本発明に係るマイクロプロセッサの一実施
例を示す図である。
例を示す図である。
まず、構成を説明する。第１図において、ｌはテスト用
データバスランチ、２はセレクタ、３はデータバス、４
はボートデータ出力ラッチ４である。これら１〜４は第
３図のものと同一のものであり、テスト用データバスラ
ッチｌおよびセレクタ２は出力手段５を構成している。
データバスランチ、２はセレクタ、３はデータバス、４
はボートデータ出力ラッチ４である。これら１〜４は第
３図のものと同一のものであり、テスト用データバスラ
ッチｌおよびセレクタ２は出力手段５を構成している。
６は例えばＰ Ｌ Ａ （Ｐｒｏｇｒａｍｍａｂｌｅ
Ｌｏｇｉｃ Ａｒｒａｙ）からなるデコーダ（解読手段
、指令手段）であり、デコーダ６は図示しないメモリか
ら逐次取り込まれた命令を解読し、解読された命令オペ
ランドに応じた各種信号を発生する。例えば、命令オペ
ランドがデータバスおよびアドレスバスの何れも使用し
ないＣＬＲＣ命令（所定の命令）であるとき、デコーダ
６はクリア信号Ｓｃを発生するとともに、加えて、アド
レスデータ伝達信号（所定の指令信号）ＳＡを発生する
。
Ｌｏｇｉｃ Ａｒｒａｙ）からなるデコーダ（解読手段
、指令手段）であり、デコーダ６は図示しないメモリか
ら逐次取り込まれた命令を解読し、解読された命令オペ
ランドに応じた各種信号を発生する。例えば、命令オペ
ランドがデータバスおよびアドレスバスの何れも使用し
ないＣＬＲＣ命令（所定の命令）であるとき、デコーダ
６はクリア信号Ｓｃを発生するとともに、加えて、アド
レスデータ伝達信号（所定の指令信号）ＳＡを発生する
。
７はコンデジョンコードレジスタ（以下、ｃｃＲ）であ
り、ＣＣＲ７は主として内部の状態制御に用いられ、Ｓ
ｃが入力されると内部のキャリフラグがクリアされる。
り、ＣＣＲ７は主として内部の状態制御に用いられ、Ｓ
ｃが入力されると内部のキャリフラグがクリアされる。
８はインストラクションポインタ （以下、ＩＰ）であ
り、ＩＰ８は、図示しないアドレスバス上のカレントア
ドレスを格納するとともに、ＳＡが入力されたときは、
格納されたカレントアドレス情報（以下、アドレスデー
タ）をデータバス３に伝達する。したがって、ＩＰ８は
情報伝達手段としての機能を有している。なお、ＩＰ８
とデータバス３の間にスリステートバスバソファヲ設け
、このバスバッファをＳＡによってオン／オフしてもよ
い。この場合情報伝達手段はＩＰ８およびバスバッファ
になることは勿論である。
り、ＩＰ８は、図示しないアドレスバス上のカレントア
ドレスを格納するとともに、ＳＡが入力されたときは、
格納されたカレントアドレス情報（以下、アドレスデー
タ）をデータバス３に伝達する。したがって、ＩＰ８は
情報伝達手段としての機能を有している。なお、ＩＰ８
とデータバス３の間にスリステートバスバソファヲ設け
、このバスバッファをＳＡによってオン／オフしてもよ
い。この場合情報伝達手段はＩＰ８およびバスバッファ
になることは勿論である。
次に作用を説明する。
今、（１０００） Ｈ番地にジャンプさせζそのジャン
プ先アドレスを確認するようなＪＭＰ命令の機能試験を
考える。第２図は機能試験の処理の流れを示す図である
。第２図において、ＪＭＰ命令が実行されると、例えば
メモリの（１０００） Ｈ番地にジャンプして当該番地
に格納された命令が取り出される。このとき、ジャンプ
先アドレスはＩＰに格納される。また、（１０００）
Ｈ番地に格納されていた命令が例えばＣＬＲＣ命令であ
る場合、この命令はＪＭＰ命令の処理完了後に取り出さ
れ、デコーダ６で解読実行される。その結果、デコーダ
６からＳｃおよびＳＡが出力される。そして、Ｓｃによ
りＣＣＲのキャリフラグがクリアされ、また、ＳＡによ
りＩＰに格納されていたアドレスデータ（すなわち、ジ
ャンプ先アドレス）がデータ３上に乗せられる。このと
き、テスト用データバスラッチ１およびセレクタ２にテ
スト信号Ｔが加えられていれば、データバス３上に乗せ
られたジャンプ先アドレスは、テスト用データバスラッ
チ１およびセレクタ２を介してチップ外部へ出力され、
外部から観測される。
プ先アドレスを確認するようなＪＭＰ命令の機能試験を
考える。第２図は機能試験の処理の流れを示す図である
。第２図において、ＪＭＰ命令が実行されると、例えば
メモリの（１０００） Ｈ番地にジャンプして当該番地
に格納された命令が取り出される。このとき、ジャンプ
先アドレスはＩＰに格納される。また、（１０００）
Ｈ番地に格納されていた命令が例えばＣＬＲＣ命令であ
る場合、この命令はＪＭＰ命令の処理完了後に取り出さ
れ、デコーダ６で解読実行される。その結果、デコーダ
６からＳｃおよびＳＡが出力される。そして、Ｓｃによ
りＣＣＲのキャリフラグがクリアされ、また、ＳＡによ
りＩＰに格納されていたアドレスデータ（すなわち、ジ
ャンプ先アドレス）がデータ３上に乗せられる。このと
き、テスト用データバスラッチ１およびセレクタ２にテ
スト信号Ｔが加えられていれば、データバス３上に乗せ
られたジャンプ先アドレスは、テスト用データバスラッ
チ１およびセレクタ２を介してチップ外部へ出力され、
外部から観測される。
このように、本実施例ではＣＬＲＣ命令を実行させると
、１つのアドレスデータがデータバス３上に伝達され、
このとき、テスト端子に負論理を加えていると、このデ
ータバス３上のアドレスデータがチップ外部から観測さ
れる。したがって、従来のように１つのアドレスデータ
に対して複数の命令を用いる必要がないので、テストパ
ターンの減少や試験用データの簡素化を図ることができ
、アドレスデータの観測容易性を改善することができる
。
、１つのアドレスデータがデータバス３上に伝達され、
このとき、テスト端子に負論理を加えていると、このデ
ータバス３上のアドレスデータがチップ外部から観測さ
れる。したがって、従来のように１つのアドレスデータ
に対して複数の命令を用いる必要がないので、テストパ
ターンの減少や試験用データの簡素化を図ることができ
、アドレスデータの観測容易性を改善することができる
。
なお、本実施例では所定の命令にＣＬＲＣ命令を用いた
が、これに限るものではない。要は、実行に際してアド
レスバスおよびデータバスの何れも使用しない命令であ
ればよく、例えばＮＯＰ命令であってもよい。このＮＯ
Ｐ命令を用いるとマイクロプロセッサの内部機能が一切
変化しないので試験精度の面で好ましい。
が、これに限るものではない。要は、実行に際してアド
レスバスおよびデータバスの何れも使用しない命令であ
ればよく、例えばＮＯＰ命令であってもよい。このＮＯ
Ｐ命令を用いるとマイクロプロセッサの内部機能が一切
変化しないので試験精度の面で好ましい。
本発明によれば、ＣＡＬＬ命令等の呼出し命令を用いる
ことなく、チップ外部からアドレスデータを観測するこ
とができる。
ことなく、チップ外部からアドレスデータを観測するこ
とができる。
したがって、機能試験に際し、テストパターンの減少や
試験用データの簡素化を図ることができ、アドレスデー
タの観測容易性を改善することができる。
試験用データの簡素化を図ることができ、アドレスデー
タの観測容易性を改善することができる。
第１．２図は本発明の一実施例を示す図であり、第１図
はその要部を示すブロック図、 第２図はその機能試験の処理の流れを示す図である。 第３図は従来のマイクロプロセッサを示すその要部のブ
ロック図である。 ３・・・・・・データバス、 ５・・・・・・出力手段、 ６・・・・・・デコーダ（解読手段、指令手段）、８・
・・・・・インストラクションポインタ（情報伝達手段
）。 ！＋１！聞 壷 十りア外部へ 拐■ｕ人験の処理の流孔さホ４図
はその要部を示すブロック図、 第２図はその機能試験の処理の流れを示す図である。 第３図は従来のマイクロプロセッサを示すその要部のブ
ロック図である。 ３・・・・・・データバス、 ５・・・・・・出力手段、 ６・・・・・・デコーダ（解読手段、指令手段）、８・
・・・・・インストラクションポインタ（情報伝達手段
）。 ！＋１！聞 壷 十りア外部へ 拐■ｕ人験の処理の流孔さホ４図
Claims (1)
- 【特許請求の範囲】 命令を解読する解読手段と、 必要に応じてデータバス上の情報をチップ外部に出力す
ることが可能な出力手段と、 を備えたマイクロプロセッサにおいて、 前記解読手段で解読された命令が、データバスおよびア
ドレスバスの何れも使用しない所定の命令であるとき、 アドレスバス上の情報を前記データバス上に乗せるよう
指令する指令手段と、 該指令手段の指令に従ってアドレスバス上の情報を前記
データバス上に乗せる情報伝達手段と、を設けたことを
特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63077239A JPH01250147A (ja) | 1988-03-30 | 1988-03-30 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63077239A JPH01250147A (ja) | 1988-03-30 | 1988-03-30 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01250147A true JPH01250147A (ja) | 1989-10-05 |
Family
ID=13628312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63077239A Pending JPH01250147A (ja) | 1988-03-30 | 1988-03-30 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01250147A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52154323A (en) * | 1976-06-18 | 1977-12-22 | Hitachi Ltd | Error checking system |
| JPS544542A (en) * | 1977-06-13 | 1979-01-13 | Matsushita Electric Ind Co Ltd | Microprocessor |
-
1988
- 1988-03-30 JP JP63077239A patent/JPH01250147A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52154323A (en) * | 1976-06-18 | 1977-12-22 | Hitachi Ltd | Error checking system |
| JPS544542A (en) * | 1977-06-13 | 1979-01-13 | Matsushita Electric Ind Co Ltd | Microprocessor |
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