JPH01304537A - マイクロプログラム制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、プログラマブルロジックアレイ（Ｐｒｏｇ
ｒａｍａｂｌｅ　Ｌｏｇｉｃ　Ａｒｒａｙ　；以下ＰＬ
Ａ）、ＲＯＭ　（Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）
等を用いて構成されるマイクロプログラム制御回路に関
するものである。

（従来の技術） 第５図は従来のマイクロプログラム制御方式によるマイ
クロプログラム制御回路のブロック図である。この従来
のマイクロプログラム制御回路は、命令レジスタ１．コ
ード変換器として用いられるＰＬＡ２．マイクロプログ
ラムシーケンサ３、制御メモリとして用いられるＲＯＭ
４およびコントロールフィールド６と次マイクロアドレ
スフィールド７よりなるマイクロ命令レジスタ５等から
構成されている。

ここで、命令レジスタ１は機械語命令を格納するもの、
ＰＬＡ２は命令レジスタ１にセットされた機械語命令の
コード変換を行って開始アドレス等を発生させるもの、
マイクロプログラムシーケンサ３は、ＰＬＡ２からの開
始アドレス、またはマイクロ命令レジスタ５０次マイク
ロアドレスフィールド７に格納されている次アドレスを
デコードして、実行すべきＲＯＭｄ内のマイクロアドレ
スを指定する。ＲＯＭ４はマイクロプログラムシーケン
サ３によって指示されたマイクロアドレスに格納されて
いるマイクロ命令を出力する。また、コントロールフィ
ールド６には制御情報が格納されており、演算を行う実
行部の制御信号として出力される。

また、第６図はＰＬＡ２の内部構成図であり、このよう
にＰＬＡ２は、ＡＮＤ平面１０とＯＲ平面１１によって
構成されている。

ここで、ＡＮＤ平面１０は、命令レジスタ１にセットさ
れた機械語命令をデコードしてｎ木の積項線８１〜Ｓｎ
の１本または複数本をアクティブにするものであり、Ｏ
Ｒ平面１１は、アクティブになっている積項線Ｓ１〜Ｓ
ｎに応じて前もって定められている制御信号１２を出力
するものである。制御信号１２の一部にはマイクロプロ
グラムの開始アドレスが含まれていて、この開始アドレ
スがマイクロプログラムシーケンサ３に出力される。

次に、第５図および第６図を用いて従来のマイクロプロ
グラム制御回路の動作について説明する。

まず、命令レジスタ１に機械語命令（入力命令）が取り
込まれる。次いでＰＬＡ２により、取り込まれた機械語
命令がコード変換され、マイクロプログラムの開始アド
レスを含む制御信号１２として出力される。このうち開
始アドレスは、マイクロプログラムシーケンサ３を介し
てＲＯＭ４に入力され、ＲＯＭ４はこの開始アドレスに
格納されているマイクロ命令を出力し、このマイクロ命
令がマイクロ命令レジスタ５にセットされる。

次いでこのマイクロ命令レジスタ５により、コン）・ロ
ールフィールド６に格納されているマイクロ命令が実行
部に出力されて命令が実行されるが、これと同時に次マ
イクロアドレスフィールド７に格納されている、次に実
行されるマイクロ命令のアドレス（次アドレス）がマイ
クロプログラムシーケンサ３に出力される。この次アド
レスは、マイクロプログラムシーケンサ３によりＲＯＭ
４に送出され、ＲＯＭ４からは上記と同様にして、この
アドレスに格納されているマイクロ命令が出力される。

そして、このマイクロ命令がマイクロ命令レジスタ５に
セットされた後、実行部に出力されることにより、次の
マイクロ命令が実行されることになる。

以下同様にして、順次マイクロ命令が実行されていくこ
とによりマイクロプログラムが実行される。

〔発明が解決しようとする課題〕

上記のような従来のマイクロプログラム制御回路では、
マイクロプログラムの実行時に、ＰＬＡ２によりマイク
ロプログラムの開始アドレスを生成し、マイクロプログ
ラムシーケンサ３によって開始アドレスをＲＯＭ４に送
出する必要があるため、ＰＬＡ２でマイクロプログラム
の開始アドレスを含む制御信号１２を生成しなければな
らないうえ、マイクロ命令の実行に長い時間を要しでい
た。

また、このようなマイクロプログラム制御回路の高速化
を図るため、マイクロプログラムシーケンサ３内に次ア
ドレスを格納する次アドレスレジスタを設けて、マイク
ロ命令が実行されている最中に次アドレスのデコードを
行う方法もよく採用されるが、この方法でもマイクロプ
ログラムの実行開始時に、開始アドレスをデコードして
からマイクロ命令を実行するというステップをふむため
、オーバヘッドを生ずるという欠点があった。

この発明は、かかる課題を解決するためになされたもの
で、オーバヘッドを生じることなく、ＰＬＡで生成しな
ければならない制御信号を減らすことができるうえ、マ
イクロ命令の実行時間の短縮も図れるマイクロプログラ
ム制御回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るマイクロプログラム制御回路は、プログ
ラマブルロジックアレイの積項線を直接または組み合わ
せ回路を介して制御記憶のエントリに接続したものであ
る。

〔作用〕

この発明においては、マイクロプログラムの開始アドレ
スが入力命令のデコード時にアクティブとなっているＰ
ＬＡの積項線により直接指定される。

〔実施例〕

第１図はこの発明のマイクロプログラム制御回路の一実
施例のブロック図である。この図において、第５図と同
一符号は同一のものを示し、２ａはこの発明におけるＰ
ＬＡで、積項線Ｓ１〜Ｓｎのうちのただ１木をアクティ
ブにするように構成されており、積項線Ｓ１〜Ｓｎのそ
れぞれは、マイクロ命令を格納している制御記憶として
のＲＯＭ４のエントリに接続されている。

すなわち、この実施例のマイクロプログラム制御回路は
、ＰＬＡ２ａの積項線Ｓ１〜Ｓｎを制御記憶としてのＲ
ＯＭ４に直接才妾糸売し、マイクロプログラムの開始ア
ドレスを、マイクロアドレスアクセス手段としてのマイ
クロプログラムシーケンサ３に出力しない構成としてい
る点が従来と異なる。

次に動作について説明する。

まず、命令レジスタ１に機械語命令（入力命令）が取り
込まれる。次いでＰＬＡ２ａが取り込まれた機械語命令
に対応する積項線Ｓ１〜Ｓｎのうちの１本をアクティブ
にする。この積項線Ｓ１〜Ｓｎのうちの１木は、ＰＬＡ
２ａの内部では従来例同様に制御信号１２を生成するた
めに用いられる。また、ＲＯＭｄ内ではマイクロ命令を
出力させるために用いられ、アクティブとなった積項線
Ｓ１〜Ｓｎのうちの１本に接続されているエントリに格
納されているマイクロ命令がＲＯＭ４から出力される。

そして、このマイクロ命令はマイクロ命令レジスタ５に
セットされる。次いでこのマイクロ命令レジスタ５によ
り、コントロールフィールド６に格納されているマイク
ロ命令が実行部に出力されて命令が実行され、これと同
時に次マイクロアドレスフィールド７に格納されている
、次に実行されるマイクロ命令のアドレス（次アドレス
）がマイクロプログラムシーケンサ３に出力される。こ
の次アドレスはマイクロプログラムシーケンサ３により
ＲＯＭ４に送出され、ＲＯＭ４からは上記と同様にして
このアドレスに格納されているマイクロ命令が出力され
る。そして、このマイクロ命令がマイクロ命令レジスタ
５にセットされた後、実行部に出力されることにより、
次のマイクロ命令が実行されることになる。

以下同様にして、順次マイクロ命令が実行されていくこ
とによりマイクロプログラムが実行される。

すなわち、この発明では、マイクロプログラムを開始す
るマイクロ命令を、Ｐ　ＬＡ　２　ａの積項線Ｓ１〜Ｓ
ｎによって指定することができるため、ＰＬＡ２ａで生
成しなければならない制御信号１２の数を減らすことが
できる。また、開始アドレスをマイクロプログラムシー
ケンサ３によってＲＯＭ４に送出する必要もなくなるた
め、マイクロ命令の実行時間を従来に比べて短縮できる
。また、マイクロプログラムシーケンサ３内に次アドレ
スを格納する次アドレスレジスタを設けて、マイクロ命
令が実行されている最中に次アドレスのデコードを行う
構成として、マイクロプログラム制御回路の高速化を図
った場合にも、この発明を適用すればマイクロプログラ
ムの実行開始が積項線Ｓ１〜Ｓｎがアクティブになると
同時に行われるため、開始アドレスをデコードしてから
マイクロ命令を実行することによって生じるオーバヘッ
ドが生じなくなる。

また、第２図はＰＬＡ２ａの積項線Ｓｔ〜Ｓｎのうちの
数本が同時にアクティブになる場合の実施例のブロック
図である。この図において、第１図と同一符号は同一の
ものを示し、８はデコーダで、第３図に示すように、そ
れぞれの入力に、積項線３１〜Ｓｎのうちから個別に特
定の組み合わせをなす数本が接続されたＡＮＤゲートＡ
１〜Ａｍから構成され、積項線８１〜Ｓｎのうちのアク
ティブになっている組み合わせを解釈して、デコーダ出
力Ｄ１〜Ｄｍのうちの１本をアクティブにする。また、
デコーダ出力Ｄ１〜Ｄｍのそれぞれは、ＲＯＭ４のエン
トリに接続されている（ｍは一般的に機械語命令の数と
一致１）でいる）。

次に動作について説明する。

まず、命令レジスタ１に機械語命令が取り込まれる。次
いでＰＬＡ２ａが取り込まれた機械語命令に対応する積
項線３１〜Ｓｎのうちの数本をアクティブにする。ここ
で、積項線Ｓ１〜Ｓｎのうちの何れがアクティブになる
かは機械語命令によって異なるが、いま積項線Ｓｌ、Ｓ
２．およびＳ４がアクティブになったものとする。この
時ＰＬＡ２ａにおいては、ＯＲ平面１１のエントリ１゜
２および４に格納されている制御信号のビットＯＲが、
ＰＬＡ２ａからの制御信号１２となる。−方、デコーダ
８では、ＡＮＤゲートＡ１によりデコーダ出力Ｄ１のみ
がアクティブになり、他のデコーダ出力Ｄ２〜Ｄｍはア
クティブにならない。

ＲＯＭ４からはアクティブとなったデコーダ出力Ｄ１〜
Ｄｍに接続されているエントリに格納されているマイク
ロ命令が出力され、このマイクロ命令がマイクロ命令レ
ジスタ５にセットされるので、ここではデコーダ出力Ｄ
１に接続されているＲＯＭ４のエントリに格納されてい
る命令が、マイクロ命令レジスタ５にセットされる。そ
して、上記実施例と同様に所定の動作が繰り返し行われ
ることによりマイクロプログラムが実行される。

この実施例も、マイクロプログラムを開始するマイクロ
命令の指定を、ＰＬＡ２ａの積項線Ｓ１〜Ｓｎではなく
デコーダ出力Ｄ１〜Ｄｍで行うこと以外は上記実施例と
同様であり、よって、ＰＬＡ２ａで生成しなければなら
ない制御信号１２を減らすことができるうえ、マイクロ
命令の実行時間も短縮できる。また、高速化を図るため
に、マイクロプログラムシーケンサ３内に次アドレスを
格納する次アドレスレジスタを設けた構成としてもオー
バヘッドを生じない。

加えてこの場合には、機械語命令の１種類に対してＰＬ
Ａ２ａの積項線Ｓ１〜Ｓｎのうちの複数本がアクティブ
になることが許容されるため、ＰＬＡ２ａの構成の簡略
化を自由に行うことができる。

また、第４図はバイブライン処理に応用する場合の他の
実施例のブロック図である。ただし、ここで行うバイブ
ライン処理は、ＰＬＡ２ａによるコード変換のステージ
（以下第１のステージ）と、ＲＯＭ４およびマイクロ命
令レジスタ５等によるマイクロ命令の実行のステージ（
以下第２のステージ）で構成されている。この図におい
て、第１図と同一符号は同一のものを示し、９は制御ラ
ッチで、ＰＬＡ２ａの積項線Ｓ１〜Ｓｎが入力に接続さ
れ、その出力端子Ｒ１〜ＲｎがＲＯＭ４に接続されてい
る。

次に動作について説明する。

いま説明のため、このマイクロプログラム制御回路では
、機械語命令Ａ（以下命令Ａ）１機械語命令Ｂ（以下命
令Ｂ）の順に実行されていくとし、現在命令レジスタ１
に命令Ｂが取り込まれているとする。この時、制御ラッ
チ９には、命令ＡがＰＬＡ２ａに取り込まれた時に生成
された積項線５１〜Ｓｎの内容が記憶されている。そし
て、現在実行されているマイクロプログラムが終了する
と、マイクロ命令レジスタ５から出力される制御信号Ｅ
ＮＤがアクティブになる。

この時、第１のステージでは、命令レジスタ１に取り込
まれている命令ＢがＰＬＡ２ａに出力され、ＰＬＡ２ａ
は命令Ｂに対応する積項線８１〜Ｓｎのうちの１木をア
クティブにする。なお、この積項線Ｓ１〜Ｓｎのうちの
１木は、ＰＬＡ２ａの内部では従来例同様に制御信号１
２を生成するために用いられる。次いで制御ラッチ９が
、現在の記憶内容（命令ＡがＰＬＡ２ａに取り込まれた
時に生成された積項線Ｓ１〜Ｓｎの内容）を出力端子Ｒ
１〜Ｒｎに出力すると同時に、積項線Ｓ１〜Ｓｎの内容
（命令ＢがＰＬＡ２ａに取り込まれた時に生成された積
項線Ｓ１〜Ｓｎの内容）を取り込んで記憶する。

一方、第２のステージでは、制御ラッチ９から現在の記
憶内容（命令ＡがＰＬＡ２ａに取り込まれたとぎに生成
された積項線Ｓ１〜Ｓｎの内容）が出力端子Ｒ１〜Ｒｎ
に出力されるが、出力端子Ｒ１〜ＲｎはＲＯＭ４に接続
されているから、アクティブとなった出力端子Ｒ１〜Ｒ
ｎに接続されているＲＯＭ４のエントリに格納されてい
るマイクロ命令が出力される。そして、このマイクロ命
令は、マイクロ命令レジスタ５にセットされる。

以後は上記実施例と同様に、所定の動作が繰り返し行わ
れることによりマイクロプログラムが実行される。これ
により第２ステージでは命令Ａによるマイクロプログラ
ムが実行される。

すなわち、このように構成すれば、マイクロプログラム
を開始するマイクロ命令を、機械語命令がＰＬＡ２ａに
入力された時に生成された、積項線Ｓ１〜Ｓｎと同一内
容を保持している制御ラッチ９の内容によって指定する
ことができ、パイプライン処理が行われているマイクロ
プログラム制御回路においても、ＰＬＡ２ａで生成しな
ければならない制御信号１２を減らすことができるうえ
、マイクロ命令の実行時間も短縮できる。また、オーバ
ヘッドも生じない。

なお、上記実施例では３通りの例を示したが、例えば第
２図と第４図の実施例を組み合わせることも可能である
。

（発明の効果） この発明は以上説明したとおり、プログラマブルロジッ
クアレイの積項線を直接または組み合わせ回路を介して
制御記憶のエントリに接続したので、マイクロプログラ
ムの開始アドレスが入力命令のデコード時にアクティブ
となっているＰＬＡの積項線により直接指定され、従来
ＰＬＡで生成しなければならなかったマイクロプログラ
ムの開始アドレスを省いて制御信号を生成することがで
きるうえ、マイクロプログラムの先頭のマイクロ命令が
マイクロアドレスアクセス手段を介さずに実行されるこ
とにより、マイクロプログラムの実行時間の短縮も図ら
れるという効果がある。ざらに、この時には、マイクロ
プログラムの先頭のマイクロ命令はＰＬＡにより直接指
定されるから、ＰＬＡによるコード変換と同時にマイク
ロプログラムの先頭のマイクロ命令を実行させることか
でき、マイクロプログラムの高速化を図るために、マイ
クロアドレスアクセス手段内に次アドレスを格納する次
アドレス格納手段を設けた場合でも、オーバヘッドを生
じないという効果がある。

【図面の簡単な説明】

第１図はこの発明のマイクロプログラム制御回路の一実
施例のブロック図、第２図はこの発明の他の実施例のブ
ロック図、第３図はデコーダの構成を示す図、第４図は
この発明のさらに他の実施例のブロック図、第５図は従
来のマイクロプログラム制御回路のブロック図、第６区
はＰＬＡの構成を示す図である。 図において、１は命令レジスタ、２ａはＰＬＡ、３はマ
イクロプログラムシーケンサ、４はＲＯＭ、５はマイク
ロ命令レジスタ、６はコントロールフィールド、７は次
マイクロアドレスフィールド、８はデコーダである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人　大　岩　増　雄　　　　（外２名）第１図 実行部へ ５・マイクロ命令レシスタ 第２図 実行部へ 第３図 第４図 ！ 実行部へ 第５図 実行部へ

Claims (1)

【特許請求の範囲】
1. マイクロ命令を記憶する制御記憶と、前記マイクロ命令
   を読み出すための入力命令のコード変換を、論理積を積
   項線に出力することにより行うＡＮＤ平面と、前記積項
   線の論理和をとって制御信号を生成するＯＲ平面とから
   なるプログラマブルロジックアレイと、前記制御記憶か
   ら読み出された前記マイクロ命令内に含まれている次ア
   ドレスを用いて前記制御記憶をアクセスするマイクロア
   ドレスアクセス手段を有するマイクロプログラム制御回
   路において、前記プログラマブルロジックアレイの前記
   積項線を直接または組み合わせ回路を介して前記制御記
   憶のエントリに接続したことを特徴とするマイクロプロ
   グラム制御回路。