JPH01251132A - バッファメモリ制御装置 - Google Patents
バッファメモリ制御装置Info
- Publication number
- JPH01251132A JPH01251132A JP7850988A JP7850988A JPH01251132A JP H01251132 A JPH01251132 A JP H01251132A JP 7850988 A JP7850988 A JP 7850988A JP 7850988 A JP7850988 A JP 7850988A JP H01251132 A JPH01251132 A JP H01251132A
- Authority
- JP
- Japan
- Prior art keywords
- buffer memory
- address
- mask
- read
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、バッファメモリ制御装置に関する。
（従来の技術）
バッファメモリを制御するには、バッファフル、エンプ
ティ等のバッファ状態を検出しなければならない。その
ようなバッファ状態を検出する方法として従来法のよう
な方法が用いられていた。即ち、読み出し及び書き込み
アドレスのビット数を、制御対象としてのメモリの実際
のアドレスのビット数よりも１ビツトだけ多い冗長ビッ
トを備えたものとする。このような読み出し及び書き込
みアドレスを比較する。その比較において、全てのビッ
トが一致していればバッファフル、冗長ビットのみが違
えばバッファエンプティと判定するという方法が用いら
れていた。
ティ等のバッファ状態を検出しなければならない。その
ようなバッファ状態を検出する方法として従来法のよう
な方法が用いられていた。即ち、読み出し及び書き込み
アドレスのビット数を、制御対象としてのメモリの実際
のアドレスのビット数よりも１ビツトだけ多い冗長ビッ
トを備えたものとする。このような読み出し及び書き込
みアドレスを比較する。その比較において、全てのビッ
トが一致していればバッファフル、冗長ビットのみが違
えばバッファエンプティと判定するという方法が用いら
れていた。
（発明が解決しようとする課題）
上述の従来方法においては、読み出し・書き込みアドレ
スとバッファメモリのアドレスの幅は一致している必要
がある。このため、ある幅の読み出し・書き込みアドレ
スによってそれよりも幅の小さな小容量のメモリを制御
することはできない。
スとバッファメモリのアドレスの幅は一致している必要
がある。このため、ある幅の読み出し・書き込みアドレ
スによってそれよりも幅の小さな小容量のメモリを制御
することはできない。
このことは、アドレスカウンタの大きさによって固定的
にバッファメモリの容量が決ってしまうことを意味する
。それにより、容量の異なるバッファメモリを共通に制
御することはできず、よって例えば制御回路のＬＳＩ化
等も実際上著しく困難である。
にバッファメモリの容量が決ってしまうことを意味する
。それにより、容量の異なるバッファメモリを共通に制
御することはできず、よって例えば制御回路のＬＳＩ化
等も実際上著しく困難である。
本発明は、上記に鑑みてなされたもので、その目的は、
任意の容量のバッファメモリを制御することのできるバ
ッファメモリ制御装ばを提供することにある。
任意の容量のバッファメモリを制御することのできるバ
ッファメモリ制御装ばを提供することにある。
（課題を解決するための手段）
本発明のバッファメモリ制御装置は、読み出しアドレス
及び書き込みアドレスを発生するアドレス発生回路と、
外部から与えられたマスク値を保持するマスク値保持部
と、前記読み出しアドレス及び前記書き込みアドレスを
それぞれ前記マスク値によってマスクして新たな読み出
しアドレス及び新たな書き込みアドレスを得るマスク回
路と、前記新たな読み出し及び書き込みアドレスを比較
することにより制御対象としてのバッファメモリの状態
を検出して、その検出結果に基づいてそのバッファメモ
リを制御するバッファメモリ制御回路と、を備えるもの
として構成される。
及び書き込みアドレスを発生するアドレス発生回路と、
外部から与えられたマスク値を保持するマスク値保持部
と、前記読み出しアドレス及び前記書き込みアドレスを
それぞれ前記マスク値によってマスクして新たな読み出
しアドレス及び新たな書き込みアドレスを得るマスク回
路と、前記新たな読み出し及び書き込みアドレスを比較
することにより制御対象としてのバッファメモリの状態
を検出して、その検出結果に基づいてそのバッファメモ
リを制御するバッファメモリ制御回路と、を備えるもの
として構成される。
（作 用）
アドレス発生回路が読み出しアドレス及び書き込みアド
レスを発生する。一方、外部がらマスク値がマスク値保
持部に加えられ、そのマスク値が保持される。マスク回
路は、読み出し及び書き込みアドレスにマスク値によっ
てマスクをかける。
レスを発生する。一方、外部がらマスク値がマスク値保
持部に加えられ、そのマスク値が保持される。マスク回
路は、読み出し及び書き込みアドレスにマスク値によっ
てマスクをかける。
これにより、新たな読み出し及び書き込みアドレスが得
られる。それらの新たなアドレスがバッファメモリ制御
回路で比較され、その比較結果にょ７てバッファメモリ
の状態が検出され、その検出結果に基づいてバッファメ
モリが制御される。
られる。それらの新たなアドレスがバッファメモリ制御
回路で比較され、その比較結果にょ７てバッファメモリ
の状態が検出され、その検出結果に基づいてバッファメ
モリが制御される。
（実施例）
第１図は、本発明の一実施例の全体構成図である。同図
において、１はマスク値保持部である。
において、１はマスク値保持部である。
このマスク保持部１はマスク回路４Ａ、４Ｂに接続され
ている。それらのマスク回路４Ａ、４Ｂには、バッファ
メモリ制御回路５に接続された読み出しアドレス発生回
路（アドレスカウンタ）２及び書き込みアドレス発生回
路（アドレスカウンタ）３が接続されている。マスク回
路４Ａ、４Ｂにはバッファメモリ制御回路５、メモリ読
み出しアドレスバス６及びメモリ書き込みアドレスバス
７が接続されている。バッファメモリ制御回路５にはメ
モリ制御線８が接続されている。
ている。それらのマスク回路４Ａ、４Ｂには、バッファ
メモリ制御回路５に接続された読み出しアドレス発生回
路（アドレスカウンタ）２及び書き込みアドレス発生回
路（アドレスカウンタ）３が接続されている。マスク回
路４Ａ、４Ｂにはバッファメモリ制御回路５、メモリ読
み出しアドレスバス６及びメモリ書き込みアドレスバス
７が接続されている。バッファメモリ制御回路５にはメ
モリ制御線８が接続されている。
次に、このように接続された装置の動作を説明する。即
ち、マスク値保持部１は、外部からセットされるレジス
タ又はスイッチなどで構成されている。このマスク値保
持部１は、制御対象としてのバッファメモリの容量に応
じたマスク値が外部からセットされ、そのマスク値を保
持する。そのマスク値は、マスク回路４Ａ、４Ｂに送出
されている。そのマスク回路４Ａには、後述のメモリ制
御回路５によって制御される読み出しアドレス発生回路
２によって発生させたバッファメモリからの読み出しア
ドレスが加えられている。マスク回路４Ｂには、同様に
バッファメモリ制御回路５によって制御される書き込み
アドレス発生回路３によって発生させたバッファメモリ
への書き込みアドレスが加えられている。マスク回路４
Ａ、４Ｂは、読み出しアドレス及び書き込みアドレスに
対してマスク値保持部１からのマスク値によってマスク
をかけて、バッファメモリのメモリ容量に応じた新たな
読み出し及び書き込みアドレスに変換し、それらの新た
なアドレスをメモリ読み出しアドレスバス６及びメモリ
書き込みアドレスバス７に出力する。それにより、アド
レス幅を任意に変換した新たな読み出し、書き込みアド
レスがバッファメモリに伝達される。また、上記マスク
回路４Ａ、４Ｂは、上記新たな読み出し及び書き込みア
ドレスをバッファメモリ制御回路５にも送出している。
ち、マスク値保持部１は、外部からセットされるレジス
タ又はスイッチなどで構成されている。このマスク値保
持部１は、制御対象としてのバッファメモリの容量に応
じたマスク値が外部からセットされ、そのマスク値を保
持する。そのマスク値は、マスク回路４Ａ、４Ｂに送出
されている。そのマスク回路４Ａには、後述のメモリ制
御回路５によって制御される読み出しアドレス発生回路
２によって発生させたバッファメモリからの読み出しア
ドレスが加えられている。マスク回路４Ｂには、同様に
バッファメモリ制御回路５によって制御される書き込み
アドレス発生回路３によって発生させたバッファメモリ
への書き込みアドレスが加えられている。マスク回路４
Ａ、４Ｂは、読み出しアドレス及び書き込みアドレスに
対してマスク値保持部１からのマスク値によってマスク
をかけて、バッファメモリのメモリ容量に応じた新たな
読み出し及び書き込みアドレスに変換し、それらの新た
なアドレスをメモリ読み出しアドレスバス６及びメモリ
書き込みアドレスバス７に出力する。それにより、アド
レス幅を任意に変換した新たな読み出し、書き込みアド
レスがバッファメモリに伝達される。また、上記マスク
回路４Ａ、４Ｂは、上記新たな読み出し及び書き込みア
ドレスをバッファメモリ制御回路５にも送出している。
さらに、マスク回路４Ａ、４Ｂは、マスク値保持部１か
らのマスク値に応じた適切な冗長ビットを発生してバッ
ファメモリ制御回路５に入力する。バッファメモリ制御
回路５は、マスク回路４Ａ、４Ｂからの読み出しアドレ
ス・冗長ビットと書き込みアドレス・冗長ビットとを比
較することにより、バッファメモリがバッファフルとエ
ンプティのいずれの状態にあるかを検出し、その状態に
よってメモリ制御信号をメモリ制御線８に出力し、バッ
ファメモリを制御する。これにより、任意容量のバッフ
ァメモリの制御が行われる。
らのマスク値に応じた適切な冗長ビットを発生してバッ
ファメモリ制御回路５に入力する。バッファメモリ制御
回路５は、マスク回路４Ａ、４Ｂからの読み出しアドレ
ス・冗長ビットと書き込みアドレス・冗長ビットとを比
較することにより、バッファメモリがバッファフルとエ
ンプティのいずれの状態にあるかを検出し、その状態に
よってメモリ制御信号をメモリ制御線８に出力し、バッ
ファメモリを制御する。これにより、任意容量のバッフ
ァメモリの制御が行われる。
本発明のバッファメモリ制御装置によれば、アドレス発
生回路が発生する読み出しアドレス及び書き込みアドレ
スを任意の幅のものに変換できることから、任意の容量
のバッファメモリを制御することができる。
生回路が発生する読み出しアドレス及び書き込みアドレ
スを任意の幅のものに変換できることから、任意の容量
のバッファメモリを制御することができる。
第１図は本発明の一実施例の全体構成図である。
１・・・マスク値保持部、２・・・読み出しアドレス発
生回路、３・・・書き込みアドレス発生回路、４・・・
マスク回路、５・・・バッファメモリ制御回路、６・・
・メモリ読み出しアドレスバス、７・・・メモリ書き込
みアドレスバス、８・・・メモリ制御線。 出願人代理人 佐 藤 −雄
生回路、３・・・書き込みアドレス発生回路、４・・・
マスク回路、５・・・バッファメモリ制御回路、６・・
・メモリ読み出しアドレスバス、７・・・メモリ書き込
みアドレスバス、８・・・メモリ制御線。 出願人代理人 佐 藤 −雄
Claims (1)
- 【特許請求の範囲】 読み出しアドレス及び書き込みアドレスを発生するアド
レス発生回路と、 外部から与えられたマスク値を保持するマスク値保持部
と、 前記読み出しアドレス及び前記書き込みアドレスをそれ
ぞれ前記マスク値によってマスクして新たな読み出しア
ドレス及び新たな書き込みアドレスを得るマスク回路と
、 前記新たな読み出し及び書き込みアドレスを比較するこ
とにより制御対象としてのバッファメモリの状態を検出
して、その検出結果に基づいてそのバッファメモリを制
御するバッファメモリ制御回路と、 を備えることを特徴とするバッファメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7850988A JPH01251132A (ja) | 1988-03-31 | 1988-03-31 | バッファメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7850988A JPH01251132A (ja) | 1988-03-31 | 1988-03-31 | バッファメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01251132A true JPH01251132A (ja) | 1989-10-06 |
Family
ID=13663908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7850988A Pending JPH01251132A (ja) | 1988-03-31 | 1988-03-31 | バッファメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01251132A (ja) |
-
1988
- 1988-03-31 JP JP7850988A patent/JPH01251132A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0431138B2 (ja) | ||
| JPH01251132A (ja) | バッファメモリ制御装置 | |
| JPH033200A (ja) | 半導体記憶装置 | |
| JPS5937787B2 (ja) | 集積回路試験装置 | |
| JPS60122449A (ja) | アドレス可変方式の入出力制御装置 | |
| JPH05173876A (ja) | 増設メモリボード | |
| JPS6362064A (ja) | バス変換装置 | |
| JPS62123554A (ja) | マルチプロセツサのリセツト方式 | |
| KR19980033805A (ko) | 반도체 메모리장치의 데이타 버스 선택 제어회로 | |
| JPS59148199A (ja) | メモリパリテイ回路 | |
| JPS62114185A (ja) | メモリｌｓｉ構成方式 | |
| JPH01240938A (ja) | データリードバック方法 | |
| JPH02308486A (ja) | 記憶素子制御装置 | |
| JPH0594404A (ja) | ダイレクト・メモリ・アクセス・コントローラ | |
| JPS5839343A (ja) | 複数システムの初動装置 | |
| JPH01155418A (ja) | メモリ初期化制御装置 | |
| JPH03260728A (ja) | レジスタのデータ書込み方式 | |
| JPH05165753A (ja) | データ制御装置 | |
| JPH0237442A (ja) | 入出力制御回路 | |
| JPH01291344A (ja) | アドレス拡張回路 | |
| JPS6126159A (ja) | 情報処理装置 | |
| JPH0455964A (ja) | 端末装置 | |
| JPH02141860A (ja) | データ転送制御装置 | |
| JPS63142446A (ja) | アドレス生成方式 | |
| JPH01316826A (ja) | レジスタファイルアドレス回路 |