JPH0455964A - 端末装置 - Google Patents
端末装置Info
- Publication number
- JPH0455964A JPH0455964A JP2166495A JP16649590A JPH0455964A JP H0455964 A JPH0455964 A JP H0455964A JP 2166495 A JP2166495 A JP 2166495A JP 16649590 A JP16649590 A JP 16649590A JP H0455964 A JPH0455964 A JP H0455964A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- parity
- user
- user ram
- control part
- Prior art date
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 8
- 230000006870 function Effects 0.000 abstract description 2
- 230000001360 synchronised effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は端末装置、特に、パリティメモリのユーザＲＡ
Ｍ化機能を有する端末装置に関する。
Ｍ化機能を有する端末装置に関する。
従来の端末装置は、パリティメモリをＲＡＭに対するパ
リティ制御としてのみ存在させていた。
リティ制御としてのみ存在させていた。
上述した従来の端末装置は、パリティエラー検出よりも
ユーザＲＡＭ領域の拡大を望むユーザにとっては、パリ
ティメモリが無駄な存在になるという欠点があった。
ユーザＲＡＭ領域の拡大を望むユーザにとっては、パリ
ティメモリが無駄な存在になるという欠点があった。
本発明の端末装置は、パリティメモリ領域をユーザのメ
モリ領域として使用するための切り換え手段を備える。
モリ領域として使用するための切り換え手段を備える。
次に、本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図に示す端末装置は、パリティ制御部１と、ユーザ
ＲＡＭ化制御部２と、スイッチ３とを含んで構成される
。
ＲＡＭ化制御部２と、スイッチ３とを含んで構成される
。
スイッチ３により、ユーザＲＡＭ化の設定をした場合、
パリティメモリ６はユーザＲＡＭとして動作する。
パリティメモリ６はユーザＲＡＭとして動作する。
第２図は第１図に示すユーザＲＡＭ化制御部２の詳細を
示すブロック図である。
示すブロック図である。
メモリコントロール部４は、パリティメモリ６に対する
ＲＡＳ、ＣＡＳ等の信号およびそれに同期したメモリア
ドレス生成を行なう。
ＲＡＳ、ＣＡＳ等の信号およびそれに同期したメモリア
ドレス生成を行なう。
データコントロール部５は、パスマスタがリードすると
きは、パリティメモリ６からの１ビツトデータを８ビッ
ト並列データに変換し、ライト時はその逆の動作をする
シリアル・パラレル変換を行なう。
きは、パリティメモリ６からの１ビツトデータを８ビッ
ト並列データに変換し、ライト時はその逆の動作をする
シリアル・パラレル変換を行なう。
第３図（ａ）〜（Ｃ）はユーザＲＡＭ化制御部２の動作
を説明するための模式図である。
を説明するための模式図である。
パスマスタ７が任意のパリティメモリ６上のアドレスを
リードした場合、メモリコントロール部４は、その対応
した８回の（８ビット分の）メモリアドレスおよびＲＡ
Ｓ、ＣＡＳ等を発生し、データコントロール部５にたく
わえる。
リードした場合、メモリコントロール部４は、その対応
した８回の（８ビット分の）メモリアドレスおよびＲＡ
Ｓ、ＣＡＳ等を発生し、データコントロール部５にたく
わえる。
そして、パスマスタデータバスに対応した８ビット並列
データがそろった時点で、パスマスタ７にデータを渡す
。
データがそろった時点で、パスマスタ７にデータを渡す
。
ライトサイクルの場合は、その逆の８ビツト→１ビツト
処理を行なう。
処理を行なう。
本発明の端末装置は、ユーザが任意にスイッチを切り替
えることにより、パリティメモリをユーザＲＡＭとして
活用できるという効果がある。
えることにより、パリティメモリをユーザＲＡＭとして
活用できるという効果がある。
第１区は本発明の一実施例を示すブロック図、第２図は
第１図に示すユーザＲＡＭ化制御部２の詳細を示すブロ
ック図、第３図（ａ）〜（ｃ）はユーザＲＡＭ化制御部
２の動作を説明するための模式図である。 １・・・・・・パリティＩ１１御部、２・・・・・・ユ
ーザＲＡＭ化制御部、３・・・・・・スイッチ、６・・
・・・・パリティメモリ、７・・・・・・バスマスタ。 代理人 弁理士 内 原 晋 工 ｌ 園 刀 ２ 困 （ｂ） 第 阻 ″：、区区区のく
第１図に示すユーザＲＡＭ化制御部２の詳細を示すブロ
ック図、第３図（ａ）〜（ｃ）はユーザＲＡＭ化制御部
２の動作を説明するための模式図である。 １・・・・・・パリティＩ１１御部、２・・・・・・ユ
ーザＲＡＭ化制御部、３・・・・・・スイッチ、６・・
・・・・パリティメモリ、７・・・・・・バスマスタ。 代理人 弁理士 内 原 晋 工 ｌ 園 刀 ２ 困 （ｂ） 第 阻 ″：、区区区のく
Claims (1)
- パリテイメモリ領域をユーザのメモリ領域として使用す
るための切り換え手段を備えることを特徴とする端末装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2166495A JPH0455964A (ja) | 1990-06-25 | 1990-06-25 | 端末装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2166495A JPH0455964A (ja) | 1990-06-25 | 1990-06-25 | 端末装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0455964A true JPH0455964A (ja) | 1992-02-24 |
Family
ID=15832430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2166495A Pending JPH0455964A (ja) | 1990-06-25 | 1990-06-25 | 端末装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0455964A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102703099A (zh) * | 2012-06-19 | 2012-10-03 | 安徽明太生物科技有限公司 | 垂直移动床稻壳碳化炉及其碳化稻壳方法 |
-
1990
- 1990-06-25 JP JP2166495A patent/JPH0455964A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102703099A (zh) * | 2012-06-19 | 2012-10-03 | 安徽明太生物科技有限公司 | 垂直移动床稻壳碳化炉及其碳化稻壳方法 |
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