JPH02308486A - 記憶素子制御装置 - Google Patents
記憶素子制御装置Info
- Publication number
- JPH02308486A JPH02308486A JP1129188A JP12918889A JPH02308486A JP H02308486 A JPH02308486 A JP H02308486A JP 1129188 A JP1129188 A JP 1129188A JP 12918889 A JP12918889 A JP 12918889A JP H02308486 A JPH02308486 A JP H02308486A
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- JP
- Japan
- Prior art keywords
- data
- circuit
- address
- bit
- outputs
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- Pending
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- 238000010586 diagram Methods 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、記憶素子制御回路に関し、特に印刷装置やビ
ットマツプディスプレイ等のビット単位でデータを取り
扱う回路に用いられる記憶素子制御回路に関する。
ットマツプディスプレイ等のビット単位でデータを取り
扱う回路に用いられる記憶素子制御回路に関する。
従来、この種の記憶素子制御回路は、上位回路から出力
されるアドレス信号とデータ信号とをそのまま記憶素子
に人力しデータの読み書きを行っている。
されるアドレス信号とデータ信号とをそのまま記憶素子
に人力しデータの読み書きを行っている。
上述した従来の記憶素子制御回路は、使用する記憶素子
すべてに同一のアドレス信号を入力し、データは上位回
路から出力されるデータをそのまま人力しているため、
ビット単位でデータを取り扱う場合、例えばあるアドレ
スの３ビット目からデータを書き込みたいというような
場合には、二回に分けてメモリをアクセスし、さらにデ
ータについてもデー、夕のシフトあるいはマスク等の操
作が必要であるため、書き込み時間が長くかかるという
欠点がある。
すべてに同一のアドレス信号を入力し、データは上位回
路から出力されるデータをそのまま人力しているため、
ビット単位でデータを取り扱う場合、例えばあるアドレ
スの３ビット目からデータを書き込みたいというような
場合には、二回に分けてメモリをアクセスし、さらにデ
ータについてもデー、夕のシフトあるいはマスク等の操
作が必要であるため、書き込み時間が長くかかるという
欠点がある。
本発明の目的は、かかるアドレスがまたがってデータを
書き込むような場合の書き込み時間を短縮することので
きる記憶素子制御回路を提供することにある。
書き込むような場合の書き込み時間を短縮することので
きる記憶素子制御回路を提供することにある。
本発明の記憶素子制御回路は、データが１ビット構成の
記憶素子と、各ビットに対応した前記記憶素子に対して
それぞれ独立に上位回路からの指示に基づき、前記上位
回路から出力されたアドレスに１を加えるかあるいはそ
のまま出力するアドレス発生回路と、前記上位回路から
の指示に基づき、前記上位回路から出力されたデータを
回転して出力するデータ発生回路とを有して構成される
。
記憶素子と、各ビットに対応した前記記憶素子に対して
それぞれ独立に上位回路からの指示に基づき、前記上位
回路から出力されたアドレスに１を加えるかあるいはそ
のまま出力するアドレス発生回路と、前記上位回路から
の指示に基づき、前記上位回路から出力されたデータを
回転して出力するデータ発生回路とを有して構成される
。
次に、本発明の一実施例について図面を参照して脱胡す
る。
る。
第１図は本発明の一実施例を示すデータが４ビット構成
の記憶制御回路のブロック図である。
の記憶制御回路のブロック図である。
第１図に示すにように、本実施例はアドレス発生回路Ｉ
Ａ〜ＩＤと、データが１ビット構成の記憶素子２Ａ〜２
Ｄと、データ発生回路３とを有している。アドレス発生
回路ＩＡ〜ＩＤの第一の入力１１１ 、１２１ 、１３
１ 、１４１には、上位回路から出力されるアドレス信
号が入力端子ＩＮＩを介して入力され、また第二の入力
１１２ 、１２２ 、１３２ 。
Ａ〜ＩＤと、データが１ビット構成の記憶素子２Ａ〜２
Ｄと、データ発生回路３とを有している。アドレス発生
回路ＩＡ〜ＩＤの第一の入力１１１ 、１２１ 、１３
１ 、１４１には、上位回路から出力されるアドレス信
号が入力端子ＩＮＩを介して入力され、また第二の入力
１１２ 、１２２ 、１３２ 。
１４２には、上位回路から出力されるビットアドレスが
入力端子ＩＮ２を介して入力される。記憶素子２Ａの人
力２１１にはアドレス発生回路ＩＡの出力１１３が接続
され、人出力２１２はデータ発生回路３の人出力３１に
接続される。また、記憶素子２Ｂの入力２２１にはアド
レス発生回路ＩＢの出力１２３が接続され、入出力２２
２はデータ発生回路３の入出力３２に接続される。また
、記憶素子２Ｃの入力２３１にはアドレス発生回路ＩＣ
の出力１３３が接続され、人出力２３２はデータ発生回
路３の人出力３３に接続される。更に、記憶素子２Ｄの
入力２４１にはアドレス発生回路ＩＤの出力１４３が接
続され、入出力２４２はデータ発生回路３の入出力３４
に接続される。一方、データ発生回路３の入出力３６．
３７゜３８、３９には上位回路のデータ信号が入力され
、また人力３５には上位回路から出力されるビットアド
レスが人力される。
入力端子ＩＮ２を介して入力される。記憶素子２Ａの人
力２１１にはアドレス発生回路ＩＡの出力１１３が接続
され、人出力２１２はデータ発生回路３の人出力３１に
接続される。また、記憶素子２Ｂの入力２２１にはアド
レス発生回路ＩＢの出力１２３が接続され、入出力２２
２はデータ発生回路３の入出力３２に接続される。また
、記憶素子２Ｃの入力２３１にはアドレス発生回路ＩＣ
の出力１３３が接続され、人出力２３２はデータ発生回
路３の人出力３３に接続される。更に、記憶素子２Ｄの
入力２４１にはアドレス発生回路ＩＤの出力１４３が接
続され、入出力２４２はデータ発生回路３の入出力３４
に接続される。一方、データ発生回路３の入出力３６．
３７゜３８、３９には上位回路のデータ信号が入力され
、また人力３５には上位回路から出力されるビットアド
レスが人力される。
次に、上述した記憶素子制御回路の動作について説明す
る。
る。
まず、上位回路は記憶素子２Ａ〜２Ｄに対してデータを
書き込む前に、アドレスの第何ビット目からデータを書
き込むかをビットアドレスとして出力する。このビット
アドレスは、データの最上位ビットが３、以下２．１と
なり、最下位ビットを０とする。しかる後、上位回路は
アドレスとデータを出力し、記憶素子２Ａ〜２Ｄに対し
て書き込み動作を行う。また、アドレス発生回路ＩＡ〜
ＩＤは上位回路から出力されたビットアドレスとそれぞ
れのアドレス発生回路ＩＡ〜ＩＤが対応するビットとを
比較し、その値が対応するビットより小さい場合には上
位回路から出力されたアドレスに＋１して出力し、逆に
その値が対応するビット以上の場合には上位回路から出
力されたアドレスをそのまま出力する。一方、データ発
生回路３は上位回路から出力されたビットアドレスに対
応し、すなわちビットアドレスが３の場合には０ビット
、ビットアドレスが２の場合には１ビット、ビットアド
レスが１の場合には２ビット、ビットアドレスが００場
合には３ビットの如く対応し、上位回路から出力された
データを右方向に回転して出力３１．３２．３３．３４
に出力する。これにより、記憶素子２Ａ〜２Ｄには、ア
ドレス発生回路１Δ〜ＩＤから出力されたアドレスに、
データ発生回路３から出力されたデータが書き込まれる
。
書き込む前に、アドレスの第何ビット目からデータを書
き込むかをビットアドレスとして出力する。このビット
アドレスは、データの最上位ビットが３、以下２．１と
なり、最下位ビットを０とする。しかる後、上位回路は
アドレスとデータを出力し、記憶素子２Ａ〜２Ｄに対し
て書き込み動作を行う。また、アドレス発生回路ＩＡ〜
ＩＤは上位回路から出力されたビットアドレスとそれぞ
れのアドレス発生回路ＩＡ〜ＩＤが対応するビットとを
比較し、その値が対応するビットより小さい場合には上
位回路から出力されたアドレスに＋１して出力し、逆に
その値が対応するビット以上の場合には上位回路から出
力されたアドレスをそのまま出力する。一方、データ発
生回路３は上位回路から出力されたビットアドレスに対
応し、すなわちビットアドレスが３の場合には０ビット
、ビットアドレスが２の場合には１ビット、ビットアド
レスが１の場合には２ビット、ビットアドレスが００場
合には３ビットの如く対応し、上位回路から出力された
データを右方向に回転して出力３１．３２．３３．３４
に出力する。これにより、記憶素子２Ａ〜２Ｄには、ア
ドレス発生回路１Δ〜ＩＤから出力されたアドレスに、
データ発生回路３から出力されたデータが書き込まれる
。
次に、第１表及び第キ表に記載した動作例について説明
する。
する。
まず、この第１表はアドレス０の第２ビット目からデー
タ４ （２進数で０１００）を書き込む場合のアドレス
発生回路ＩＡ〜ＩＤの出力およびデータ発生回路３の出
力を示し、第２表はこのときの記憶素子２Ａ〜２Ｄの内
容を示す。
タ４ （２進数で０１００）を書き込む場合のアドレス
発生回路ＩＡ〜ＩＤの出力およびデータ発生回路３の出
力を示し、第２表はこのときの記憶素子２Ａ〜２Ｄの内
容を示す。
これら第１表および第２表において、上位回路よりビッ
トアドレス２を出力し、アドレス０にデータ０１００（
２進数）を書き込むと、記憶素子２Ａ〜２Ｄにはアドレ
スＯにＸ０ＩＯ，アドレス１に０ＸＸＸが書き込まれる
。但し、Ｘ印はデータが変化しないことを表わす。この
ようにアドレス０の第２ビット目からデータ０１００（
２進数）が書き込まれる。
トアドレス２を出力し、アドレス０にデータ０１００（
２進数）を書き込むと、記憶素子２Ａ〜２Ｄにはアドレ
スＯにＸ０ＩＯ，アドレス１に０ＸＸＸが書き込まれる
。但し、Ｘ印はデータが変化しないことを表わす。この
ようにアドレス０の第２ビット目からデータ０１００（
２進数）が書き込まれる。
第１表
第２表
×：変化せず
〔発明の効果〕
以上説明したように、本発明の記憶素子制御回路は、デ
ータが１ビット構成の記憶素子と各ビットに対応した記
憶素子に対してそれぞれ独立に上位回路からの指示に従
い、上位回路から出力されたアドレスに１を加えるから
あるいはそのまま出力するアドレス発生回路と、上位回
路からの指示に従い上位回路から出力されたデータを回
転して出力するデータ発生回路とを有することにより、
２つのアドレスにまたがったデータを書き込む場合でも
、−回のデータ書き込み動作を行うだけでデータの書き
込みが可能となる効果がある。
ータが１ビット構成の記憶素子と各ビットに対応した記
憶素子に対してそれぞれ独立に上位回路からの指示に従
い、上位回路から出力されたアドレスに１を加えるから
あるいはそのまま出力するアドレス発生回路と、上位回
路からの指示に従い上位回路から出力されたデータを回
転して出力するデータ発生回路とを有することにより、
２つのアドレスにまたがったデータを書き込む場合でも
、−回のデータ書き込み動作を行うだけでデータの書き
込みが可能となる効果がある。
第１図は、本発明の一実施例を示すデータが４ビット構
成の記憶素子制御回路のブロック図である。 ■Ａ〜ＩＤ・・・・・・アドレス発生回路、２Ａ〜２Ｄ
・・・・・・記憶素子、３・・・・・・データ発生回路
、Ｉ Ｎ １ 。 ＩＮ２・・・・・・入力端子、○ＵＴ・・・・・・出力
端子。
成の記憶素子制御回路のブロック図である。 ■Ａ〜ＩＤ・・・・・・アドレス発生回路、２Ａ〜２Ｄ
・・・・・・記憶素子、３・・・・・・データ発生回路
、Ｉ Ｎ １ 。 ＩＮ２・・・・・・入力端子、○ＵＴ・・・・・・出力
端子。
Claims (1)
- データが１ビット構成の記憶素子と、各ビットに対応し
た前記記憶素子に対してそれぞれ独立に上位回路からの
指示に基づき、前記上位回路から出力されたアドレスに
１を加えるかあるいはそのまま出力するアドレス発生回
路と、前記上位回路からの指示に基づき、前記上位回路
から出力されたデータを回転して出力するデータ発生回
路とを有することを特徴とする記憶素子制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1129188A JPH02308486A (ja) | 1989-05-22 | 1989-05-22 | 記憶素子制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1129188A JPH02308486A (ja) | 1989-05-22 | 1989-05-22 | 記憶素子制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02308486A true JPH02308486A (ja) | 1990-12-21 |
Family
ID=15003320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1129188A Pending JPH02308486A (ja) | 1989-05-22 | 1989-05-22 | 記憶素子制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02308486A (ja) |
-
1989
- 1989-05-22 JP JP1129188A patent/JPH02308486A/ja active Pending
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