JPH01251636A - 誘電体分離ウェハの製造方法 - Google Patents
誘電体分離ウェハの製造方法Info
- Publication number
- JPH01251636A JPH01251636A JP7608788A JP7608788A JPH01251636A JP H01251636 A JPH01251636 A JP H01251636A JP 7608788 A JP7608788 A JP 7608788A JP 7608788 A JP7608788 A JP 7608788A JP H01251636 A JPH01251636 A JP H01251636A
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- oxide film
- layer
- film
- forming
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
この発明は誘電体分離ウェハの製造方法に関する。
(従来の技術)
パワーICなどでは、同一基板上に高電位点を有する出
力素子部と低電位点にある制御回路部が複数個作られ構
成される。そこでこの様なパワーICなどでは、各々の
素子及び回路が電気的に絶縁分離する必要があり、その
ウェノ・とじては誘電体分離ウェハが適している。この
誘電体分離ウェハの製法の代表的なものとしてSIMO
X法や酸化膜を介在させたシリコン直接接合法がある。
力素子部と低電位点にある制御回路部が複数個作られ構
成される。そこでこの様なパワーICなどでは、各々の
素子及び回路が電気的に絶縁分離する必要があり、その
ウェノ・とじては誘電体分離ウェハが適している。この
誘電体分離ウェハの製法の代表的なものとしてSIMO
X法や酸化膜を介在させたシリコン直接接合法がある。
しかし前者は半導体層内に形成される酸化膜の厚さを厚
くするのには限界があり、高耐圧化が図れない。又、後
者は直接接合後、活性層の厚さを研磨法により調整する
。このため、活性層の厚さ省ウェハ内でバラツク問題が
発生する。
くするのには限界があり、高耐圧化が図れない。又、後
者は直接接合後、活性層の厚さを研磨法により調整する
。このため、活性層の厚さ省ウェハ内でバラツク問題が
発生する。
(発明が解決しようとする課題)
このように従来技術では、高耐圧化が図れない、活性層
の厚さがウェハ内でバラツク等の問題があった。
の厚さがウェハ内でバラツク等の問題があった。
本発明は、この問題を解決した誘電体分離ウェハを製造
する方法を提供する事を目的とする。
する方法を提供する事を目的とする。
(課題を解決するための手段)
本発明にかかる誘電体分離ウニ/・の製造法は、半導体
内部に半導体とエツチング選択比の大きな膜を形成し、
その後、半導体の表面に単結晶の活性層を気相成長法に
よシ形成し、その表面に絶縁膜を形成して、この絶縁膜
表面と他の基板を直接接合し、活性層と反対の面にある
半導体層を、半導体内部に設けた膜をストッパーとして
エツチング除去することによシ作られる。
内部に半導体とエツチング選択比の大きな膜を形成し、
その後、半導体の表面に単結晶の活性層を気相成長法に
よシ形成し、その表面に絶縁膜を形成して、この絶縁膜
表面と他の基板を直接接合し、活性層と反対の面にある
半導体層を、半導体内部に設けた膜をストッパーとして
エツチング除去することによシ作られる。
(作 用)
本発明によれば、活性層から上にある半導体層をエツチ
ングによシ除去し、エツチングはストッパー膜で停止す
る。このため、活性層の厚さのウェハ内バラツキはなく
なる。また、活性層と基板は、絶縁膜を介して直接接合
しており絶縁膜の厚さは十分厚く出来る。したがって高
耐圧の誘電体分離ウェハを作る事ができる。
ングによシ除去し、エツチングはストッパー膜で停止す
る。このため、活性層の厚さのウェハ内バラツキはなく
なる。また、活性層と基板は、絶縁膜を介して直接接合
しており絶縁膜の厚さは十分厚く出来る。したがって高
耐圧の誘電体分離ウェハを作る事ができる。
(実施例)
以下、本発明の詳細な説明する。
第1図は、一実施例の誘電体分離ウェハの製造工程を示
す。
す。
先ず、(a)で示す様にSiウェハ1の一方の表面から
酸素イオンを注入し、これを(b)で示す様に熱処理を
して8iウ工ハ1内部に酸化膜1を形成する。
酸素イオンを注入し、これを(b)で示す様に熱処理を
して8iウ工ハ1内部に酸化膜1を形成する。
ここで、Siウェハ1は酸化M1で、81層2とSi層
3に分離される。次に(C)で示す様に81層2の表面
に気相成長により単結晶の活性層4を形成し、この表面
を(d)で示す様に酸化して酸化膜5を形成する。そし
て、(e)に示す様にこの工程を経たウェハ1と、他の
基板旦を直接接合する。ここで、ウェハlの接合面は酸
化膜5の表面とする。
3に分離される。次に(C)で示す様に81層2の表面
に気相成長により単結晶の活性層4を形成し、この表面
を(d)で示す様に酸化して酸化膜5を形成する。そし
て、(e)に示す様にこの工程を経たウェハ1と、他の
基板旦を直接接合する。ここで、ウェハlの接合面は酸
化膜5の表面とする。
又、基板乳はウェハlと熱膨張率がほぼ等しい物質が好
ましい(例えばSi)。
ましい(例えばSi)。
これによって直接接合後のウェハの反りが防止できる。
次に(f)に示す様に、ウェハ1のSi層30部分をエ
ツチングにより除去する。ここで使用するエッチリント
は81と酸化膜のエツチング選択比が、十分大きなもの
を使用する。この様なエラチャントロアルカリ系のもの
で実現できる。これによって、エツチングは酸化膜1で
停止する。なおSi層3を除去する際にある程度の厚さ
までは研磨により除去し、後にエツチング除去すればよ
り早く除去工程を終える事ができる。これによって絶縁
膜(酸化膜5)を介在させた誘電体分離ウェハが出来る
。
ツチングにより除去する。ここで使用するエッチリント
は81と酸化膜のエツチング選択比が、十分大きなもの
を使用する。この様なエラチャントロアルカリ系のもの
で実現できる。これによって、エツチングは酸化膜1で
停止する。なおSi層3を除去する際にある程度の厚さ
までは研磨により除去し、後にエツチング除去すればよ
り早く除去工程を終える事ができる。これによって絶縁
膜(酸化膜5)を介在させた誘電体分離ウェハが出来る
。
なお、(g)〜ωは、ウェハ内の素子分離の工程でらる
。(g)では酸化膜1を除去した後、その表面を酸化し
て酸化膜6を形成し、これをパターンニングして、これ
をマスクとして(h)に示す分離溝7を形成する。ここ
で酸化膜6をおる程度厚く形成すると、(b)で形成し
た酸化膜lの近ぼうに発生する結晶欠陥を除去する事が
できる。又、3i層2の厚さが薄くなる様に酸化膜1を
形成すれば、この酸化膜6を形成する際Si層2にすべ
て除去でき、活性層4は、すべて気相成長によって形成
された欠陥の少ない単結晶とする事ができる。
。(g)では酸化膜1を除去した後、その表面を酸化し
て酸化膜6を形成し、これをパターンニングして、これ
をマスクとして(h)に示す分離溝7を形成する。ここ
で酸化膜6をおる程度厚く形成すると、(b)で形成し
た酸化膜lの近ぼうに発生する結晶欠陥を除去する事が
できる。又、3i層2の厚さが薄くなる様に酸化膜1を
形成すれば、この酸化膜6を形成する際Si層2にすべ
て除去でき、活性層4は、すべて気相成長によって形成
された欠陥の少ない単結晶とする事ができる。
次に(i)で示す様に酸化膜6を除去し、ウェノ・全体
を酸化し、酸化M8を形成し、その表面にポリシリコン
9をデボジシ冒ンして、分離溝を埋める。
を酸化し、酸化M8を形成し、その表面にポリシリコン
9をデボジシ冒ンして、分離溝を埋める。
この後、表面のポリシリコン9及び酸化膜8を除去して
、(j)に示す様なウェハ内でも絶縁分離され九誘電体
分離ウェハが完成する。
、(j)に示す様なウェハ内でも絶縁分離され九誘電体
分離ウェハが完成する。
第2図は他の実施例で、活性層4を高濃度層10及び1
1で取囲む様形成した誘電体分離ウェハで次の様にして
作られる。
1で取囲む様形成した誘電体分離ウェハで次の様にして
作られる。
第1図(C)の活性層を気相成長した後、その底面に高
濃度層10を形成する。そして、(h)の分離溝を形成
した後、この分離溝の側壁に高濃度層11を形成する事
によシ実現出来る。
濃度層10を形成する。そして、(h)の分離溝を形成
した後、この分離溝の側壁に高濃度層11を形成する事
によシ実現出来る。
本発明は、上記し念実施例に限られるものではなく、例
えばSiウェハの替りに化合物半導体ウェハでもよく、
マた、エツチングのストッパーとして、酸素イオン注入
により酸化膜を形成したが窒素イオン注入をして、窒化
膜を形成してもよい。
えばSiウェハの替りに化合物半導体ウェハでもよく、
マた、エツチングのストッパーとして、酸素イオン注入
により酸化膜を形成したが窒素イオン注入をして、窒化
膜を形成してもよい。
同様に分離膜を、窒化膜にする等その趣旨を逸脱しない
範囲で種々変形して実施することができる。
範囲で種々変形して実施することができる。
以上説明したように、本発明によれば、活性層の厚さが
ウェハ内で均一で、しかも高耐圧の誘電体分離ウェハを
製造することが出来る。
ウェハ内で均一で、しかも高耐圧の誘電体分離ウェハを
製造することが出来る。
第1図は本発明の第1の実施例を説明するための工程図
、第2図は本発明の第2の実施例を説明するだめの工程
図である。 1・・・・・・Siウェハ、 1・・・・・・酸化膜
2.3・・・・・・Si層、 4・・・・・・活性層5
.6・・・・・・酸化膜。 代理人弁理士 則 近 憲 佑 同 松山光之 0zイ^〉迫りに を ÷ t 番 第1図
、第2図は本発明の第2の実施例を説明するだめの工程
図である。 1・・・・・・Siウェハ、 1・・・・・・酸化膜
2.3・・・・・・Si層、 4・・・・・・活性層5
.6・・・・・・酸化膜。 代理人弁理士 則 近 憲 佑 同 松山光之 0zイ^〉迫りに を ÷ t 番 第1図
Claims (2)
- (1)半導体ウェハの一方の表面からウェハ内部にイオ
ンを注入する工程と、これを熱処理して、前記半導体ウ
ェハ内部に前記半導体とイオンの化合物膜を形成する工
程と、イオン注入した面に気相成長法により活性層を形
成する工程と、この活性層表面に絶縁膜を形成する工程
と、この絶縁膜表面と前記半導体ウェハとほぼ同等な熱
膨張率を有した基板を直接接合する工程と、前記半導体
ウェハの露出した面(イオン注入をしない面)から、前
記化合物膜までの半導体層を化合物膜をストッパーとし
て除去する工程とを具備してなることを特徴とする誘電
体分離ウェハの製造方法。 - (2)前記絶縁膜を形成する前に、気相成長により形成
した単結晶層表面に、第1導電型又は第2導電型の高濃
度層を形成することを特徴とする請求項1記載の誘電体
分離ウェハの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7608788A JPH01251636A (ja) | 1988-03-31 | 1988-03-31 | 誘電体分離ウェハの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7608788A JPH01251636A (ja) | 1988-03-31 | 1988-03-31 | 誘電体分離ウェハの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01251636A true JPH01251636A (ja) | 1989-10-06 |
Family
ID=13595047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7608788A Pending JPH01251636A (ja) | 1988-03-31 | 1988-03-31 | 誘電体分離ウェハの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01251636A (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5066185A (ja) * | 1973-10-12 | 1975-06-04 | ||
| JPS5093569A (ja) * | 1973-12-19 | 1975-07-25 | ||
| JPS5632742A (en) * | 1979-08-24 | 1981-04-02 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5662333A (en) * | 1979-10-26 | 1981-05-28 | Toshiba Corp | Mos type semiconductor memory device and production thereof |
| JPS61182241A (ja) * | 1985-02-08 | 1986-08-14 | Toshiba Corp | 誘電体分離形半導体装置の製造方法 |
| JPS61183940A (ja) * | 1985-02-08 | 1986-08-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6354740A (ja) * | 1986-08-25 | 1988-03-09 | Nec Corp | 集積回路基板の製造方法 |
-
1988
- 1988-03-31 JP JP7608788A patent/JPH01251636A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5066185A (ja) * | 1973-10-12 | 1975-06-04 | ||
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| JPS5632742A (en) * | 1979-08-24 | 1981-04-02 | Toshiba Corp | Manufacture of semiconductor device |
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| JPS61183940A (ja) * | 1985-02-08 | 1986-08-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6354740A (ja) * | 1986-08-25 | 1988-03-09 | Nec Corp | 集積回路基板の製造方法 |
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