JPH07142564A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07142564A JPH07142564A JP28458493A JP28458493A JPH07142564A JP H07142564 A JPH07142564 A JP H07142564A JP 28458493 A JP28458493 A JP 28458493A JP 28458493 A JP28458493 A JP 28458493A JP H07142564 A JPH07142564 A JP H07142564A
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- layer
- narrow
- film
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Abstract
(57)【要約】
【構成】Ｓｉ層（３）にそれぞれ狭い間隔を置いて隣接
する幅の狭い複数本の溝（５）を形成する工程と、溝
（５）の各側壁を酸化して、各溝（５）の間の幅の狭い
側壁をすべて側壁酸化膜（６）に変化させるとともに、
各溝（５）を側壁酸化膜（６）で充填し、埋込酸化膜
（７）からなる絶縁領域を形成する工程とを有する構
成。 【効果】半導体層中に幅の広い酸化膜からなる絶縁領域
を形成する場合、結晶欠陥の発生を抑制することがで
き、その結果、リーク電流の発生や分離耐圧の低下を防
止することができるので、製造歩留りを向上することが
できる。
する幅の狭い複数本の溝（５）を形成する工程と、溝
（５）の各側壁を酸化して、各溝（５）の間の幅の狭い
側壁をすべて側壁酸化膜（６）に変化させるとともに、
各溝（５）を側壁酸化膜（６）で充填し、埋込酸化膜
（７）からなる絶縁領域を形成する工程とを有する構
成。 【効果】半導体層中に幅の広い酸化膜からなる絶縁領域
を形成する場合、結晶欠陥の発生を抑制することがで
き、その結果、リーク電流の発生や分離耐圧の低下を防
止することができるので、製造歩留りを向上することが
できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、半導体基板に形成した溝の側壁を酸化し
て、半導体基板の表面領域に形成した素子間の分離を行
なうのに好適な技術に関する。
に係り、特に、半導体基板に形成した溝の側壁を酸化し
て、半導体基板の表面領域に形成した素子間の分離を行
なうのに好適な技術に関する。
【０００２】
【従来の技術】図４は、第１の従来技術の素子分離方法
を示す断面図である。
を示す断面図である。
【０００３】１はＳｉ（シリコン）基板、２はＳｉ基板
１の上面に形成された底面酸化膜（ＳｉＯ2膜）、３は
底面酸化膜２の上面に形成されたＳｉ層、４は素子形成
領域、５は素子形成領域４間を分離するためにＳｉ層３
に形成された溝、６は溝５の側壁に形成中の側壁酸化膜
（ＳｉＯ2膜）である。
１の上面に形成された底面酸化膜（ＳｉＯ2膜）、３は
底面酸化膜２の上面に形成されたＳｉ層、４は素子形成
領域、５は素子形成領域４間を分離するためにＳｉ層３
に形成された溝、６は溝５の側壁に形成中の側壁酸化膜
（ＳｉＯ2膜）である。
【０００４】すなわち、Ｓｉ基板１の上面に底面酸化膜
２を介してＳｉ層３が形成された、いわゆるＳＯＩ（セ
ミコンダクター(またはシリコン) オン インシュレータ
(Semiconductor(or Silicon) On Insulator)）基板にお
いて、素子形成領域４間を分離するために、Ｓｉ層３の
表面から底面酸化膜２に到達する溝５を形成し、その
後、溝５の側壁を酸化して側壁酸化膜（ＳｉＯ2膜）６
を形成している。図では、まだ、側壁酸化膜７の形成途
中であり、溝５が残っているが、これをさらに酸化する
ことにより、溝５は側壁酸化膜７により完全に埋め込ま
れ、素子形成領域４間は側壁酸化膜６により完全に分離
される。
２を介してＳｉ層３が形成された、いわゆるＳＯＩ（セ
ミコンダクター(またはシリコン) オン インシュレータ
(Semiconductor(or Silicon) On Insulator)）基板にお
いて、素子形成領域４間を分離するために、Ｓｉ層３の
表面から底面酸化膜２に到達する溝５を形成し、その
後、溝５の側壁を酸化して側壁酸化膜（ＳｉＯ2膜）６
を形成している。図では、まだ、側壁酸化膜７の形成途
中であり、溝５が残っているが、これをさらに酸化する
ことにより、溝５は側壁酸化膜７により完全に埋め込ま
れ、素子形成領域４間は側壁酸化膜６により完全に分離
される。
【０００５】なお、ＳＯＩ基板を作製するには種々の方
法が公知であるが、例えば直接貼り合わせ法では、ま
ず、Ｓｉ層３の表面を酸化して底面酸化膜２を形成す
る。次に、Ｓｉ層３の底面酸化膜２の形成された面とＳ
ｉ基板１とを貼り合わせる。貼り合わせは、接着剤を用
いないで、直接接触させた後、１１００℃程度で熱処理
すると、原子レベルで接着され、ＳＯＩ基板が完成す
る。
法が公知であるが、例えば直接貼り合わせ法では、ま
ず、Ｓｉ層３の表面を酸化して底面酸化膜２を形成す
る。次に、Ｓｉ層３の底面酸化膜２の形成された面とＳ
ｉ基板１とを貼り合わせる。貼り合わせは、接着剤を用
いないで、直接接触させた後、１１００℃程度で熱処理
すると、原子レベルで接着され、ＳＯＩ基板が完成す
る。
【０００６】また、分離耐圧は、溝５内に形成される側
壁酸化膜６の厚さで決まり、例えば２ｋＶの分離耐圧を
得ようとすると、２μｍ程度の膜厚が要求される。この
膜厚をこの方法で得ようとすると、１．１μｍの幅の溝
５を形成し、片側の側壁に１μｍの厚さの酸化膜を形成
する必要がある。
壁酸化膜６の厚さで決まり、例えば２ｋＶの分離耐圧を
得ようとすると、２μｍ程度の膜厚が要求される。この
膜厚をこの方法で得ようとすると、１．１μｍの幅の溝
５を形成し、片側の側壁に１μｍの厚さの酸化膜を形成
する必要がある。
【０００７】
【発明が解決しようとする課題】しかし、このような第
１の従来技術の素子分離方法では、前記のように溝５の
側壁の片側を厚さ１μｍも酸化する必要がある。したが
って、溝５のＳｉからなる側壁を高温下で酸化して側壁
酸化膜（ＳｉＯ2膜）７を形成するとき、ＳｉとＳｉＯ2
との熱膨張率の違いに起因して、Ｓｉ層３、特にＳｉ層
３と側壁酸化膜６との境の溝５の底部のＳｉ層３側の角
部に応力が集中し、これによりＳｉ層３に結晶欠陥が発
生が起こる。その結果、リーク電流が発生したり、分離
耐圧が低下し、これらの不良により製造歩留りが低下す
る問題があった。
１の従来技術の素子分離方法では、前記のように溝５の
側壁の片側を厚さ１μｍも酸化する必要がある。したが
って、溝５のＳｉからなる側壁を高温下で酸化して側壁
酸化膜（ＳｉＯ2膜）７を形成するとき、ＳｉとＳｉＯ2
との熱膨張率の違いに起因して、Ｓｉ層３、特にＳｉ層
３と側壁酸化膜６との境の溝５の底部のＳｉ層３側の角
部に応力が集中し、これによりＳｉ層３に結晶欠陥が発
生が起こる。その結果、リーク電流が発生したり、分離
耐圧が低下し、これらの不良により製造歩留りが低下す
る問題があった。
【０００８】図５は、この問題を解決するために提案さ
れた第２の従来技術の素子分離方法を示す断面図であ
る。なお、この技術は、特開平２−２１９２５２号公報
に記載されている。
れた第２の従来技術の素子分離方法を示す断面図であ
る。なお、この技術は、特開平２−２１９２５２号公報
に記載されている。
【０００９】９はＳｉ3Ｎ4膜等の非酸化性膜、１０はＳ
ｉＯ2膜等の絶縁膜である。また、図４と同一の符号は
同一のものを示す。
ｉＯ2膜等の絶縁膜である。また、図４と同一の符号は
同一のものを示す。
【００１０】すなわち、Ｓｉ基板１の上面に例えばＳｉ
3Ｎ4膜等の非酸化性膜９およびＳｉＯ2膜等の絶縁膜１
０を形成し、その上面にＳｉ層３が形成されたＳＯＩ基
板において、素子形成領域４間を分離するために、溝５
および側壁酸化膜６（図では、側壁酸化膜６の形成途
中）を形成し、第１の従来技術で問題となる側壁酸化膜
６の近傍のＳｉ層３における応力集中を緩和しようとす
るものである。
3Ｎ4膜等の非酸化性膜９およびＳｉＯ2膜等の絶縁膜１
０を形成し、その上面にＳｉ層３が形成されたＳＯＩ基
板において、素子形成領域４間を分離するために、溝５
および側壁酸化膜６（図では、側壁酸化膜６の形成途
中）を形成し、第１の従来技術で問題となる側壁酸化膜
６の近傍のＳｉ層３における応力集中を緩和しようとす
るものである。
【００１１】すなわち、溝５の側壁を熱酸化しようとす
ると、溝５の底部も酸化される。このとき、酸化は酸化
膜中を酸素が拡散してＳｉと結合することにより起こる
ため、図４に示した第１の従来技術においては、溝５の
底部の底面酸化膜２の下部や溝５の下部周辺のＳｉ層３
の底面も酸化される。ここで、底面酸化膜２の厚さが薄
ければ、酸化初期においては酸素の拡散が少ないため、
溝５の下部周辺のＳｉ層３の底面の酸化は抑えられる。
しかし、酸化が進むにつれて溝５の底部の底面酸化膜２
の厚さが厚くなってしまうため、いずれは同様の現象が
起きてしまう。
ると、溝５の底部も酸化される。このとき、酸化は酸化
膜中を酸素が拡散してＳｉと結合することにより起こる
ため、図４に示した第１の従来技術においては、溝５の
底部の底面酸化膜２の下部や溝５の下部周辺のＳｉ層３
の底面も酸化される。ここで、底面酸化膜２の厚さが薄
ければ、酸化初期においては酸素の拡散が少ないため、
溝５の下部周辺のＳｉ層３の底面の酸化は抑えられる。
しかし、酸化が進むにつれて溝５の底部の底面酸化膜２
の厚さが厚くなってしまうため、いずれは同様の現象が
起きてしまう。
【００１２】図５に示した第２の従来技術においては、
酸化膜である絶縁膜１０の厚さが薄いため、酸化初期に
おいては、酸素の拡散が少ないため、溝５の下部周辺の
Ｓｉ層３の底面の酸化は抑えられ、さらに、絶縁膜１０
の底面に非酸化性膜９が形成されているため、第１の従
来技術のように溝５の底部の底面酸化膜２の厚さが厚く
なってしまうこともない。このため、溝５の下部周辺の
Ｓｉ層３の底面の酸化の進み方が遅く、したがって、第
２の従来技術の方が応力集中を抑えることができる。
酸化膜である絶縁膜１０の厚さが薄いため、酸化初期に
おいては、酸素の拡散が少ないため、溝５の下部周辺の
Ｓｉ層３の底面の酸化は抑えられ、さらに、絶縁膜１０
の底面に非酸化性膜９が形成されているため、第１の従
来技術のように溝５の底部の底面酸化膜２の厚さが厚く
なってしまうこともない。このため、溝５の下部周辺の
Ｓｉ層３の底面の酸化の進み方が遅く、したがって、第
２の従来技術の方が応力集中を抑えることができる。
【００１３】しかし、この第２の従来技術においても、
前記第１の従来技術と同様に、分離耐圧を確保するため
には、溝５の側壁に厚さ１μｍと厚い側壁酸化膜６を形
成する必要があるので、前記第１の従来例と同様に側壁
酸化膜６の近傍のＳｉ層３に応力集中による結晶欠陥が
発生するという問題を解決することはできない。
前記第１の従来技術と同様に、分離耐圧を確保するため
には、溝５の側壁に厚さ１μｍと厚い側壁酸化膜６を形
成する必要があるので、前記第１の従来例と同様に側壁
酸化膜６の近傍のＳｉ層３に応力集中による結晶欠陥が
発生するという問題を解決することはできない。
【００１４】本発明の目的は、側壁酸化膜近傍の半導体
層に応力が集中して半導体層に結晶欠陥が発生するのを
抑制し、その結果、リーク電流の発生や分離耐圧の低下
を抑制することができる半導体装置の製造方法を提供す
ることにある。
層に応力が集中して半導体層に結晶欠陥が発生するのを
抑制し、その結果、リーク電流の発生や分離耐圧の低下
を抑制することができる半導体装置の製造方法を提供す
ることにある。
【００１５】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、半導体基板にそれぞれ狭い間隔を置いて
隣接する幅の狭い複数本の溝を形成する工程と、前記溝
の各側壁を酸化して、前記各溝の間の幅の狭い前記側壁
をすべて酸化膜に変化させるとともに、前記各溝を前記
酸化膜で充填し、前記酸化膜からなる絶縁領域を形成す
る工程とを有する半導体装置の製造方法を提供する。
に、本発明は、半導体基板にそれぞれ狭い間隔を置いて
隣接する幅の狭い複数本の溝を形成する工程と、前記溝
の各側壁を酸化して、前記各溝の間の幅の狭い前記側壁
をすべて酸化膜に変化させるとともに、前記各溝を前記
酸化膜で充填し、前記酸化膜からなる絶縁領域を形成す
る工程とを有する半導体装置の製造方法を提供する。
【００１６】また、本発明は、前記半導体基板の下部に
絶縁層が形成されている、いわゆるＳＯＩ基板の半導体
装置の製造方法を提供する。
絶縁層が形成されている、いわゆるＳＯＩ基板の半導体
装置の製造方法を提供する。
【００１７】さらに、本発明は、ＳＯＩ基板において、
前記各溝が前記半導体基板を貫通し、前記絶縁層に到達
している半導体装置の製造方法を提供する。
前記各溝が前記半導体基板を貫通し、前記絶縁層に到達
している半導体装置の製造方法を提供する。
【００１８】
【作用】本発明では、半導体基板中の絶縁領域を形成し
ようとする領域に、狭い間隔で隣接する幅の狭い複数本
の溝を形成し、各溝間の幅の狭い側壁を完全に酸化する
ことにより、結果的に幅の広い酸化膜からなる分離耐圧
が高い絶縁領域を形成することができる。したがって、
酸化膜厚を薄くすることができるので、酸化膜近傍の半
導体基板への応力集中を緩和することができ、半導体基
板への結晶欠陥の発生を抑制することができる。その結
果、結晶欠陥に起因するリーク電流の発生や分離耐圧の
低下を抑制することができるので、製造歩留りを向上す
ることができる。また、各溝間の幅の狭い側壁を酸化す
るのは時間がかからないので、酸化膜形成用の酸化に要
する時間を短縮することができ、製造時間を短縮するこ
とができる。
ようとする領域に、狭い間隔で隣接する幅の狭い複数本
の溝を形成し、各溝間の幅の狭い側壁を完全に酸化する
ことにより、結果的に幅の広い酸化膜からなる分離耐圧
が高い絶縁領域を形成することができる。したがって、
酸化膜厚を薄くすることができるので、酸化膜近傍の半
導体基板への応力集中を緩和することができ、半導体基
板への結晶欠陥の発生を抑制することができる。その結
果、結晶欠陥に起因するリーク電流の発生や分離耐圧の
低下を抑制することができるので、製造歩留りを向上す
ることができる。また、各溝間の幅の狭い側壁を酸化す
るのは時間がかからないので、酸化膜形成用の酸化に要
する時間を短縮することができ、製造時間を短縮するこ
とができる。
【００１９】
【実施例】図１（ａ）、（ｂ）、および図２（ｃ）、
（ｄ）は、本発明の半導体装置の製造方法の一実施例で
ある素子分離方法を示す工程断面図である。
（ｄ）は、本発明の半導体装置の製造方法の一実施例で
ある素子分離方法を示す工程断面図である。
【００２０】まず、図１（ａ）に示すように、Ｓｉ基板
１の上面に底面酸化膜２が形成され、その上面にＳｉ層
３が形成されたＳＯＩ基板を用意する。ＳＯＩ基板を作
製するには種々の方法があるが、例えば直接貼り合わせ
法では、まず、Ｓｉ層３の表面を酸化して底面酸化膜２
を形成する。次に、Ｓｉ層３の底面酸化膜２の形成され
た面とＳｉ基板１とを貼り合わせる。貼り合わせは、接
着剤を用いないで、直接接触させた後、１１００℃程度
で熱処理すると、原子レベルで接着され、ＳＯＩ基板が
完成する。この他、ＳＯＩ基板を作製する公知の方法と
しては、レーザビームアニール法、ＳＩＭＯＸ（サイモ
ックス）法、電子ビームアニール法、線状ヒータアニー
ル法、グラフォエピタキシー法、固相エピタキシー法等
があり、どの方法を用いて作製してもよい。
１の上面に底面酸化膜２が形成され、その上面にＳｉ層
３が形成されたＳＯＩ基板を用意する。ＳＯＩ基板を作
製するには種々の方法があるが、例えば直接貼り合わせ
法では、まず、Ｓｉ層３の表面を酸化して底面酸化膜２
を形成する。次に、Ｓｉ層３の底面酸化膜２の形成され
た面とＳｉ基板１とを貼り合わせる。貼り合わせは、接
着剤を用いないで、直接接触させた後、１１００℃程度
で熱処理すると、原子レベルで接着され、ＳＯＩ基板が
完成する。この他、ＳＯＩ基板を作製する公知の方法と
しては、レーザビームアニール法、ＳＩＭＯＸ（サイモ
ックス）法、電子ビームアニール法、線状ヒータアニー
ル法、グラフォエピタキシー法、固相エピタキシー法等
があり、どの方法を用いて作製してもよい。
【００２１】次に、図１（ｂ）に示すように、分離すべ
き素子形成領域４間に、複数本、ここでは３本の幅の狭
い溝５を形成する。なお、溝５の幅、間隔については後
で詳述する。幅の狭い複数本の溝５を形成するには、幅
の狭い複数本の溝パターンを形成したマスクを用いた公
知の異方性エッチング法、例えばＨＢｒ＋ＮＦ3＋Ｏ2＋
Ｈｅのガスを１３０ｍＴｏｒｒ程度の圧力の真空チャン
バに導入し、反応性イオンエッチング法によりエッチン
グして形成する。
き素子形成領域４間に、複数本、ここでは３本の幅の狭
い溝５を形成する。なお、溝５の幅、間隔については後
で詳述する。幅の狭い複数本の溝５を形成するには、幅
の狭い複数本の溝パターンを形成したマスクを用いた公
知の異方性エッチング法、例えばＨＢｒ＋ＮＦ3＋Ｏ2＋
Ｈｅのガスを１３０ｍＴｏｒｒ程度の圧力の真空チャン
バに導入し、反応性イオンエッチング法によりエッチン
グして形成する。
【００２２】次に、図２（ｃ）に示すように、複数本の
溝５の各側壁を、耐酸化性の膜（図示省略）をマスクと
して熱酸化法により選択的に酸化し、側壁酸化膜６を形
成する。この図は、まだ、側壁酸化膜６の形成途中で、
溝５が残っている状態を示す。
溝５の各側壁を、耐酸化性の膜（図示省略）をマスクと
して熱酸化法により選択的に酸化し、側壁酸化膜６を形
成する。この図は、まだ、側壁酸化膜６の形成途中で、
溝５が残っている状態を示す。
【００２３】最後に、図２（ｄ）に示すように、これを
さらに酸化し、溝５の側壁をすべて酸化膜に変えると、
溝５は側壁酸化膜６により完全に埋められ、素子形成領
域４間は埋込酸化膜７により完全に分離される。
さらに酸化し、溝５の側壁をすべて酸化膜に変えると、
溝５は側壁酸化膜６により完全に埋められ、素子形成領
域４間は埋込酸化膜７により完全に分離される。
【００２４】図３（ａ）は、幅の狭い５本の溝５を形成
した状態を示す要部断面図である。Ｗは狭い溝５の幅、
Ｌは溝５どうしの間隔である。図３（ｂ）は、溝５の側
壁に側壁酸化膜６を形成する途中の状態を示す要部断面
図である。
した状態を示す要部断面図である。Ｗは狭い溝５の幅、
Ｌは溝５どうしの間隔である。図３（ｂ）は、溝５の側
壁に側壁酸化膜６を形成する途中の状態を示す要部断面
図である。
【００２５】ここで、狭い溝５の幅Ｗと間隔Ｌは以下の
ように設定する。
ように設定する。
【００２６】素子形成領域４間に形成しようとする絶縁
領域１個あたりの溝５の本数をｎ、要求される分離耐圧
を得るために必要な酸化膜厚（図２（ｄ）の埋込酸化膜
７の幅）をＴOXとすると、 Ｗ＝０．５５ＴOX／ｎ … Ｌ＝０．４５ＴOX／ｎ … の式が成立する。
領域１個あたりの溝５の本数をｎ、要求される分離耐圧
を得るために必要な酸化膜厚（図２（ｄ）の埋込酸化膜
７の幅）をＴOXとすると、 Ｗ＝０．５５ＴOX／ｎ … Ｌ＝０．４５ＴOX／ｎ … の式が成立する。
【００２７】したがって、要求される酸化膜厚を２μｍ
とし、ｎ＝５本とすると、前記式、から、Ｗ＝０．
２２μｍ、Ｌ＝０．１８μｍとなる。また、図３（ｂ）
から明らかなように、側壁酸化膜６の本数は、狭い溝５
の本数ｎの２倍となるので、５本×２＝１０本となり、
側壁１箇所あたりの酸化膜厚は、２μｍ／１０＝２００
ｎｍとなり、前記第１および第２の従来技術と比べる
と、大幅に薄膜化されることがわかる。
とし、ｎ＝５本とすると、前記式、から、Ｗ＝０．
２２μｍ、Ｌ＝０．１８μｍとなる。また、図３（ｂ）
から明らかなように、側壁酸化膜６の本数は、狭い溝５
の本数ｎの２倍となるので、５本×２＝１０本となり、
側壁１箇所あたりの酸化膜厚は、２μｍ／１０＝２００
ｎｍとなり、前記第１および第２の従来技術と比べる
と、大幅に薄膜化されることがわかる。
【００２８】このように本実施例においては、素子形成
領域４間を素子分離する埋込酸化膜７の厚さを厚くする
ことができ、したがって、分離耐圧を高くすることがで
きるにも関わらず、素子形成領域４間に形成すべき溝
を、狭い間隔で隣接する幅の狭い複数本の溝５に分割す
ることにより、溝の側壁を酸化する膜厚を薄くすること
ができるので、ＳｉＯ2膜からのＳｉ層３が受ける応力
を従来より大幅に小さくすることができ、したがって、
Ｓｉ層３への結晶欠陥の発生を抑制することができる。
その結果、結晶欠陥に起因するリーク電流の発生や分離
耐圧の低下を防止し、これらの不良を低減することがで
きるので、製造歩留りを向上することができる。また、
各溝５の間の幅の狭い側壁を酸化するのは時間がかから
ないので、埋込酸化膜７を形成するための酸化に要する
時間を短縮することができ、製造時間を短縮することが
できる。
領域４間を素子分離する埋込酸化膜７の厚さを厚くする
ことができ、したがって、分離耐圧を高くすることがで
きるにも関わらず、素子形成領域４間に形成すべき溝
を、狭い間隔で隣接する幅の狭い複数本の溝５に分割す
ることにより、溝の側壁を酸化する膜厚を薄くすること
ができるので、ＳｉＯ2膜からのＳｉ層３が受ける応力
を従来より大幅に小さくすることができ、したがって、
Ｓｉ層３への結晶欠陥の発生を抑制することができる。
その結果、結晶欠陥に起因するリーク電流の発生や分離
耐圧の低下を防止し、これらの不良を低減することがで
きるので、製造歩留りを向上することができる。また、
各溝５の間の幅の狭い側壁を酸化するのは時間がかから
ないので、埋込酸化膜７を形成するための酸化に要する
時間を短縮することができ、製造時間を短縮することが
できる。
【００２９】以上本発明を実施例に基づいて具体的に説
明したが、本発明は各部材の材料、形成方法等は前記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲において種々変更可能であることは勿論である。例
えば、これまでの説明では、ＳＯＩ基板を用いた素子分
離方法を例として説明したが、ＳＯＩ基板に限らず、例
えば半導体基板の表面領域に幅広の絶縁領域を形成する
場合等に適用することも可能である。また、前記実施例
では、ＳＯＩ基板として、半導体層／絶縁層／半導体基
板を例として説明したが、半導体層／絶縁基板や、半導
体層／絶縁層／金属基板等のＳＯＩ基板にも適用できる
ことはいうまでもない。また、本発明をＳＯＩ基板にお
ける絶縁に適用した前記実施例では、図１（ｂ）に示す
ように、各溝５が半導体層（Ｓｉ層３）を基板面と垂直
方向に貫通し、各溝５が絶縁層（底面酸化膜２）に到達
しているが、溝が絶縁層に到達していなくても、溝底部
に形成される空乏層が絶縁層に到達していれば分離は可
能である。しかし、高い耐圧を確保するためには、溝を
貫通させた方がよい。また、前記実施例では、幅の狭い
溝５を形成するのに、異方性エッチング法を用いたが、
これに限定されず、例えば減圧雰囲気中で、Ａｒイオン
等を加速し、イオンミリングにより形成してもよい。さ
らに、狭い溝５の幅Ｗおよび間隔Ｌは、１個の絶縁領域
についてそれぞれ同一でなくてもよい。
明したが、本発明は各部材の材料、形成方法等は前記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲において種々変更可能であることは勿論である。例
えば、これまでの説明では、ＳＯＩ基板を用いた素子分
離方法を例として説明したが、ＳＯＩ基板に限らず、例
えば半導体基板の表面領域に幅広の絶縁領域を形成する
場合等に適用することも可能である。また、前記実施例
では、ＳＯＩ基板として、半導体層／絶縁層／半導体基
板を例として説明したが、半導体層／絶縁基板や、半導
体層／絶縁層／金属基板等のＳＯＩ基板にも適用できる
ことはいうまでもない。また、本発明をＳＯＩ基板にお
ける絶縁に適用した前記実施例では、図１（ｂ）に示す
ように、各溝５が半導体層（Ｓｉ層３）を基板面と垂直
方向に貫通し、各溝５が絶縁層（底面酸化膜２）に到達
しているが、溝が絶縁層に到達していなくても、溝底部
に形成される空乏層が絶縁層に到達していれば分離は可
能である。しかし、高い耐圧を確保するためには、溝を
貫通させた方がよい。また、前記実施例では、幅の狭い
溝５を形成するのに、異方性エッチング法を用いたが、
これに限定されず、例えば減圧雰囲気中で、Ａｒイオン
等を加速し、イオンミリングにより形成してもよい。さ
らに、狭い溝５の幅Ｗおよび間隔Ｌは、１個の絶縁領域
についてそれぞれ同一でなくてもよい。
【００３０】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、半導体層中に幅の広い酸化膜か
らなる絶縁領域を形成する場合、結晶欠陥の発生を抑制
することができ、その結果、リーク電流の発生や分離耐
圧の低下を防止することができるので、製造歩留りを向
上することができる。
置の製造方法によれば、半導体層中に幅の広い酸化膜か
らなる絶縁領域を形成する場合、結晶欠陥の発生を抑制
することができ、その結果、リーク電流の発生や分離耐
圧の低下を防止することができるので、製造歩留りを向
上することができる。
【図１】（ａ）、（ｂ）は本発明の一実施例の素子分離
方法を示す工程断面図である。
方法を示す工程断面図である。
【図２】（ｃ）、（ｄ）は本発明の一実施例の素子分離
方法を示す工程断面図である。
方法を示す工程断面図である。
【図３】（ａ）、（ｂ）は本発明の一実施例の素子分離
方法を説明する要部断面図である。
方法を説明する要部断面図である。
【図４】第１の従来技術の素子分離方法を示す断面図で
ある。
ある。
【図５】第２の従来技術の素子分離方法を示す断面図で
ある。
ある。
１…Ｓｉ基板、２…底面酸化膜（ＳｉＯ2膜）、３…Ｓ
ｉ層、４…素子形成領域、５…溝、６…側壁酸化膜（Ｓ
ｉＯ2膜）、７…埋込酸化膜、８…Ｓｉ3Ｎ4膜等の非酸
化性膜、９…ＳｉＯ2膜等の絶縁膜、Ｗ…溝の幅、Ｌ…
溝の間隔。
ｉ層、４…素子形成領域、５…溝、６…側壁酸化膜（Ｓ
ｉＯ2膜）、７…埋込酸化膜、８…Ｓｉ3Ｎ4膜等の非酸
化性膜、９…ＳｉＯ2膜等の絶縁膜、Ｗ…溝の幅、Ｌ…
溝の間隔。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｆ
Claims (3)
- 【請求項１】半導体基板にそれぞれ狭い間隔を置いて隣
接する幅の狭い複数本の溝を形成する工程と、前記溝の
各側壁を酸化して、前記各溝の間の幅の狭い前記側壁を
すべて酸化膜に変化させるとともに、前記各溝を前記酸
化膜で充填し、前記酸化膜からなる絶縁領域を形成する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】前記半導体基板の下部に絶縁層が形成され
ていることを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項３】前記半導体基板の下部に絶縁層が形成さ
れ、かつ、前記各溝が前記半導体基板を貫通し、前記絶
縁層に到達していることを特徴とする請求項１記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28458493A JPH07142564A (ja) | 1993-11-15 | 1993-11-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28458493A JPH07142564A (ja) | 1993-11-15 | 1993-11-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142564A true JPH07142564A (ja) | 1995-06-02 |
Family
ID=17680353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28458493A Pending JPH07142564A (ja) | 1993-11-15 | 1993-11-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142564A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348578B1 (ko) * | 1999-12-23 | 2002-08-13 | 동부전자 주식회사 | 개선된 플레이트 전극을 갖는 반도체 소자 및 그 제조 방법 |
| JP2006294675A (ja) * | 2005-04-06 | 2006-10-26 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| CN102244028A (zh) * | 2010-05-13 | 2011-11-16 | 三菱电机株式会社 | 电介质隔离型半导体装置的制造方法 |
| CN103400798A (zh) * | 2013-08-02 | 2013-11-20 | 华进半导体封装先导技术研发中心有限公司 | 一种硅通孔内通过热氧化形成超厚绝缘层的方法 |
-
1993
- 1993-11-15 JP JP28458493A patent/JPH07142564A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348578B1 (ko) * | 1999-12-23 | 2002-08-13 | 동부전자 주식회사 | 개선된 플레이트 전극을 갖는 반도체 소자 및 그 제조 방법 |
| JP2006294675A (ja) * | 2005-04-06 | 2006-10-26 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| CN102244028A (zh) * | 2010-05-13 | 2011-11-16 | 三菱电机株式会社 | 电介质隔离型半导体装置的制造方法 |
| JP2011238868A (ja) * | 2010-05-13 | 2011-11-24 | Mitsubishi Electric Corp | 誘電体分離型半導体装置の製造方法 |
| CN103400798A (zh) * | 2013-08-02 | 2013-11-20 | 华进半导体封装先导技术研发中心有限公司 | 一种硅通孔内通过热氧化形成超厚绝缘层的方法 |
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