JPH01251740A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPH01251740A JPH01251740A JP63078928A JP7892888A JPH01251740A JP H01251740 A JPH01251740 A JP H01251740A JP 63078928 A JP63078928 A JP 63078928A JP 7892888 A JP7892888 A JP 7892888A JP H01251740 A JPH01251740 A JP H01251740A
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- JP
- Japan
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- film
- crystal
- aluminum
- electrode wiring
- insulating film
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
- H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔従来の技術〕
半導体集積回路装置における従来のアルミニウム配線法
は、シリコン基板上に絶縁膜を形成し、該絶縁膜を介し
て、該絶縁膜に開けられたコンタクト穴を通して、アル
ミニウム膜を形成し、該アルミニウム膜をホト・エッチ
ングにより電極配線となすのが通例であった。
は、シリコン基板上に絶縁膜を形成し、該絶縁膜を介し
て、該絶縁膜に開けられたコンタクト穴を通して、アル
ミニウム膜を形成し、該アルミニウム膜をホト・エッチ
ングにより電極配線となすのが通例であった。
しかし、上記従来技術によると、アルミニウム電極配線
が多結晶体となり、エレクトロ・マイグレーションやス
トレス・マイグレーションニヨリ断蔵し易いと云う課題
があった。
が多結晶体となり、エレクトロ・マイグレーションやス
トレス・マイグレーションニヨリ断蔵し易いと云う課題
があった。
本発明は、かかる従来技術の課題を解決し、単結晶アル
ミニウム膜による半導体集積回路装置の電極配線を可能
とする製造方法を提供する事な目的とする。
ミニウム膜による半導体集積回路装置の電極配線を可能
とする製造方法を提供する事な目的とする。
上記課題を解決するために、本発明は半導体集積回路装
置の製造方法に関し、シリコン等の半導体基板上に８１
０２膜等の絶縁膜を形成し、該絶縁膜上にアルミニツム
膜を形成し、該アルミニウム膜をグラフオエピタキシャ
ル法により単結晶膜化した後、該単結晶膜アルミニウム
膜をホト・エッチングにより電極配線となす手段をとる
事及び、前記絶縁膜に開けられたコンタクト穴を通して
アルミニウム電極配線を多層配線するに際し、少くとも
コンタクト穴部の半導体基板上にタングステン膜又はタ
ングステン・シリサイド膜又はタングステン・ナイトラ
イド膜を形成する手段をとり、前記グラフオエピタキシ
ャル法により単結晶アルミニウム膜形成と該単結晶アル
ミニウム膜のホトエツチングによる電極配線となす手段
をとる。
置の製造方法に関し、シリコン等の半導体基板上に８１
０２膜等の絶縁膜を形成し、該絶縁膜上にアルミニツム
膜を形成し、該アルミニウム膜をグラフオエピタキシャ
ル法により単結晶膜化した後、該単結晶膜アルミニウム
膜をホト・エッチングにより電極配線となす手段をとる
事及び、前記絶縁膜に開けられたコンタクト穴を通して
アルミニウム電極配線を多層配線するに際し、少くとも
コンタクト穴部の半導体基板上にタングステン膜又はタ
ングステン・シリサイド膜又はタングステン・ナイトラ
イド膜を形成する手段をとり、前記グラフオエピタキシ
ャル法により単結晶アルミニウム膜形成と該単結晶アル
ミニウム膜のホトエツチングによる電極配線となす手段
をとる。
シリコン等の半導体基板上に５ｉｎ２膜を形成し、該５
１０２膜にパターンニング処理を施してアルミニウム膜
を全面にスパッタ法等で形成後、線状グラファイト・ヒ
ーター又は線状ランプ光をアルミニウム瞑表面に走査さ
せるいわゆるグラフォエピタキ処理する事により、通常
の全面加熱の場合にはアルミニウム膜は多結晶体となる
のに対し、単結晶体とする作用がある。この様にして形
成された単結晶アルミニウム膜をホト・エッチングによ
り電極配線となすことにより単結晶アルミニウム膜から
成る電極配線を形成する革ができ、単結晶アルミニウム
膜から成る電極配線では多結晶アルミニウム膜に存在す
る結晶粒界がなくなる為ニ、エレクトロ・マイグレーシ
ョンやストレス・マイグレーションが多結晶粒界から発
生する為に、これらマイグレーションの無いアルミニウ
ム電極配線を得ることができる作用がある。更に、シリ
コン等の半導体基板上のコンタクト穴部にＷ、ＷＳｉ、
やＷＮを形成する事によりグラフオ・エピタキシャル時
の昇温によるアルミニウムとシリコン等の半導体基板と
の反応によるスパイク（ＳｌをＡｔが腐蝕する）形成や
イジーール（コンタクト部で８１で射出する）形成等の
不具合をなくする作用がある。
１０２膜にパターンニング処理を施してアルミニウム膜
を全面にスパッタ法等で形成後、線状グラファイト・ヒ
ーター又は線状ランプ光をアルミニウム瞑表面に走査さ
せるいわゆるグラフォエピタキ処理する事により、通常
の全面加熱の場合にはアルミニウム膜は多結晶体となる
のに対し、単結晶体とする作用がある。この様にして形
成された単結晶アルミニウム膜をホト・エッチングによ
り電極配線となすことにより単結晶アルミニウム膜から
成る電極配線を形成する革ができ、単結晶アルミニウム
膜から成る電極配線では多結晶アルミニウム膜に存在す
る結晶粒界がなくなる為ニ、エレクトロ・マイグレーシ
ョンやストレス・マイグレーションが多結晶粒界から発
生する為に、これらマイグレーションの無いアルミニウ
ム電極配線を得ることができる作用がある。更に、シリ
コン等の半導体基板上のコンタクト穴部にＷ、ＷＳｉ、
やＷＮを形成する事によりグラフオ・エピタキシャル時
の昇温によるアルミニウムとシリコン等の半導体基板と
の反応によるスパイク（ＳｌをＡｔが腐蝕する）形成や
イジーール（コンタクト部で８１で射出する）形成等の
不具合をなくする作用がある。
第１図は本発明の一実施例を示すＡｔ膜のグラフオエピ
タキシャル法をＭＯ３型トランジスタに適用した場合を
例に工程順に示した′ものである。
タキシャル法をＭＯ３型トランジスタに適用した場合を
例に工程順に示した′ものである。
すなわち、（α）Ｓｉ基板１０表面には下地配線層とソ
ース・ドレイン領域となる拡散層２とフィールド酸化膜
としてのＳｉｎ、膜３とゲート５１０２＠４及びＰｏ１
ｙＳｉゲート６のゲート電極によるＭＯＳ）ランジスタ
が形成され、その表面に層間絶縁膜としてのＣｖＤＳ１
０２膜５と、ソース、ゲート及びドレイン領域に開けら
れた該ＣｖＤＳｉＯ□膜５へのコンタクト穴部にはＷＳ
ｉ膜７等が形成され、更にその表面全面にスパッタ法等
でｋｔＭを形成後、線状光１０を走査方向１１の如く走
査させる事により、Ａｔ膜の動的加熱による単結晶化を
行ない、当初多結晶Ａｔ膜８又はアモルファス状態であ
ったＡｔ１１は単結晶Ａｔ膜となって行くことになる。
ース・ドレイン領域となる拡散層２とフィールド酸化膜
としてのＳｉｎ、膜３とゲート５１０２＠４及びＰｏ１
ｙＳｉゲート６のゲート電極によるＭＯＳ）ランジスタ
が形成され、その表面に層間絶縁膜としてのＣｖＤＳ１
０２膜５と、ソース、ゲート及びドレイン領域に開けら
れた該ＣｖＤＳｉＯ□膜５へのコンタクト穴部にはＷＳ
ｉ膜７等が形成され、更にその表面全面にスパッタ法等
でｋｔＭを形成後、線状光１０を走査方向１１の如く走
査させる事により、Ａｔ膜の動的加熱による単結晶化を
行ない、当初多結晶Ａｔ膜８又はアモルファス状態であ
ったＡｔ１１は単結晶Ａｔ膜となって行くことになる。
次で、（ｂ）全面単結晶化されたＡｔ膜にホト・エッチ
ング処理により単結晶Ａｔから成るＡＡ電極配線１２が
形成されることとなる。
ング処理により単結晶Ａｔから成るＡＡ電極配線１２が
形成されることとなる。
本例の場合はコンタクト穴部にＷＳｉ膜を形成した例を
示したがＷのみでも良く、ＷＮでも良い事は云うまでも
なく、又、Ａｔ多層配線の場合は下地Ａｊ電線のコンタ
クト部表面には必ずしもこれらＷやＷＳｉ、ＷＮ等を形
成しなくても良く、ＷやＷ Ｓ ｉ 、 Ｗ Ｎ等はコ
ンタクト穴部から突き出た構造で形成されていても良い
。
示したがＷのみでも良く、ＷＮでも良い事は云うまでも
なく、又、Ａｔ多層配線の場合は下地Ａｊ電線のコンタ
クト部表面には必ずしもこれらＷやＷＳｉ、ＷＮ等を形
成しなくても良く、ＷやＷ Ｓ ｉ 、 Ｗ Ｎ等はコ
ンタクト穴部から突き出た構造で形成されていても良い
。
更に線状光１０は棒状のグラファイトヒーターをＳｉウ
ェーハ等の表面に近接させながら走査させても良く、又
、棒状のＡｒランプやハロゲンランプ光を棒状のレンズ
あるいはセルフォックス・レンズで３１ウエーハ等の表
面に棒状光になる様にし、Ｓｉウェーハ等を移動させ、
Ｓｉウエーノ＼表面に実質的に線状光１０が走査させる
事になれば良い。
ェーハ等の表面に近接させながら走査させても良く、又
、棒状のＡｒランプやハロゲンランプ光を棒状のレンズ
あるいはセルフォックス・レンズで３１ウエーハ等の表
面に棒状光になる様にし、Ｓｉウェーハ等を移動させ、
Ｓｉウエーノ＼表面に実質的に線状光１０が走査させる
事になれば良い。
又、Ａｔ膜のグラフオ・エピタキシャル処理は不活性雰
囲気か還元雰囲気あるいは真空中で行なうがＡｔ膜表面
に５１０２膜やＳｉ、Ｎ４膜をＯＶＤ法等で形成して、
グラフオ・エピタキシャル処理をするいわゆるキャップ
ド・アニール処理を飾しても良く、その場合はせいぜい
窒素雰囲気でグラフオ・エピタキシャル処理を施すこと
ができ、大気雰囲気中でもグラフオ・エピタキシャル処
理が可能ともなる。
囲気か還元雰囲気あるいは真空中で行なうがＡｔ膜表面
に５１０２膜やＳｉ、Ｎ４膜をＯＶＤ法等で形成して、
グラフオ・エピタキシャル処理をするいわゆるキャップ
ド・アニール処理を飾しても良く、その場合はせいぜい
窒素雰囲気でグラフオ・エピタキシャル処理を施すこと
ができ、大気雰囲気中でもグラフオ・エピタキシャル処
理が可能ともなる。
本発明により半導体集積回路装置のＡｔ電極配線が単結
晶Ａ７で行なう事ができ、マイグレーションによるＡ、
４断線不良を防止する事ができる効果がある。
晶Ａ７で行なう事ができ、マイグレーションによるＡ、
４断線不良を防止する事ができる効果がある。
す半導体集哨回路におけるＡｊ配線の単結晶化処理を工
程順に示した図である。 １・・・・・・・・・Ｓ１基板 ２・・・・・・・・・拡散層 ３・・・・・・・・・５ｉ０２膜 ４・・・・・・・・・ゲー） Ｓ ｉ ０２膜５・・・
・・・・・・０ＶＤＳｉＯ２膜６・・・・・・・・・Ｐ
Ｏ１ｙＳｉゲート７・・・・・・・・・ＷＳｉ膜 ８・・・・・・・・・多結晶Ａｔ膜 ９・・・・・・・・・単結晶Ａｔ膜 １０・・・・・・線状光 １１・・・・・・走査方向 １２・・・・・・Ａｔ電極配線 以上 出願人 セイコーエプソン株式会社 第１図（α）ｒ Ｃｂ＞は本発明の一実施例を示詑１図
（０−〕 ／ 第１図（ｂ） 代理人 弁理士最上務（他１名）
程順に示した図である。 １・・・・・・・・・Ｓ１基板 ２・・・・・・・・・拡散層 ３・・・・・・・・・５ｉ０２膜 ４・・・・・・・・・ゲー） Ｓ ｉ ０２膜５・・・
・・・・・・０ＶＤＳｉＯ２膜６・・・・・・・・・Ｐ
Ｏ１ｙＳｉゲート７・・・・・・・・・ＷＳｉ膜 ８・・・・・・・・・多結晶Ａｔ膜 ９・・・・・・・・・単結晶Ａｔ膜 １０・・・・・・線状光 １１・・・・・・走査方向 １２・・・・・・Ａｔ電極配線 以上 出願人 セイコーエプソン株式会社 第１図（α）ｒ Ｃｂ＞は本発明の一実施例を示詑１図
（０−〕 ／ 第１図（ｂ） 代理人 弁理士最上務（他１名）
Claims (2)
- （１）シリコン等の半導体基板上にはＳｉＯ＿２膜等の
絶縁膜が形成され、該絶縁膜上にアルミニウム（Ａｌ）
膜を形成し、該アルミニウム膜をグラフォエピタキシャ
ル法により単結晶化膜化した後、該単結晶アルミニウム
膜をホト・エッチングにより電極配線となす事を特徴と
する半導体集積回路装置の製造方法。 - （２）シリコン等の半導体基板上にはＳｉＯ＿２膜等の
絶縁膜が形成され、該絶縁膜に開けられたコンタクト穴
を通してアルミニウム電極配線を多層配線する場合に、
少くともコンタクト穴部の半導体基板上にはタングステ
ン（Ｗ）膜又はタングステン・シリサイド（ＷＳｉ）膜
又はタングステン・ナイトライド（ＷＮ）膜が形成され
て成る事を特徴とする請求項１記載の半導体集積回路装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63078928A JPH01251740A (ja) | 1988-03-31 | 1988-03-31 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63078928A JPH01251740A (ja) | 1988-03-31 | 1988-03-31 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01251740A true JPH01251740A (ja) | 1989-10-06 |
Family
ID=13675531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63078928A Pending JPH01251740A (ja) | 1988-03-31 | 1988-03-31 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01251740A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208187A (en) * | 1990-07-06 | 1993-05-04 | Tsubochi Kazuo | Metal film forming method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012424A (ja) * | 1983-06-03 | 1985-01-22 | エルメス・プレシザ・アンテルナシオナル・ソシエテ・アノニム | プリンタ又はタイプライタ用送り装置 |
-
1988
- 1988-03-31 JP JP63078928A patent/JPH01251740A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012424A (ja) * | 1983-06-03 | 1985-01-22 | エルメス・プレシザ・アンテルナシオナル・ソシエテ・アノニム | プリンタ又はタイプライタ用送り装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208187A (en) * | 1990-07-06 | 1993-05-04 | Tsubochi Kazuo | Metal film forming method |
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