JPH01251820A - Ｃｍｏｓゲートアレイ回路 - Google Patents
Ｃｍｏｓゲートアレイ回路Info
- Publication number
- JPH01251820A JPH01251820A JP7591288A JP7591288A JPH01251820A JP H01251820 A JPH01251820 A JP H01251820A JP 7591288 A JP7591288 A JP 7591288A JP 7591288 A JP7591288 A JP 7591288A JP H01251820 A JPH01251820 A JP H01251820A
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- line
- gate array
- level
- cmos gate
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Links
- 230000010354 integration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳゲートアレイ回路に関し、特にＣＭＯ
３が本来有する低消費電流効果を十分に発揮させるよう
にしたＣＭＯＳゲートアレイ回路に関する。
３が本来有する低消費電流効果を十分に発揮させるよう
にしたＣＭＯＳゲートアレイ回路に関する。
ディジタル回路の小型化や低消費電力化に伴い、ＣＭＯ
３構造のゲートアレイ回路が多用化されている。これら
のＣＭＯＳゲートアレイの中の基本ファンクションブロ
ックには、否定器（インバータ）、論理積、論理和、排
他的論理和、フリップフロップ回路等があるが、これら
の基本ファンクションブロックを組合せた論理回路では
、入力に設定した信号端子は論理レベルの“Ｈ゛レベル
又は”Ｌ“レベルに固定する必要がある。
３構造のゲートアレイ回路が多用化されている。これら
のＣＭＯＳゲートアレイの中の基本ファンクションブロ
ックには、否定器（インバータ）、論理積、論理和、排
他的論理和、フリップフロップ回路等があるが、これら
の基本ファンクションブロックを組合せた論理回路では
、入力に設定した信号端子は論理レベルの“Ｈ゛レベル
又は”Ｌ“レベルに固定する必要がある。
即ち、ＣＭＯ３構造の集積回路では入力インピーダンス
が非常に高いため、入力をオープン（開放）状態にする
と入力の電位が定まらず、Ｐチャネル又はＮチャネルの
トランジスタのいずれもオンしてしまうため、電源電流
が増加し、ＣＭＯ３本来の低消費電流効果が失われてし
まう。
が非常に高いため、入力をオープン（開放）状態にする
と入力の電位が定まらず、Ｐチャネル又はＮチャネルの
トランジスタのいずれもオンしてしまうため、電源電流
が増加し、ＣＭＯ３本来の低消費電流効果が失われてし
まう。
このため、第４図に示すように、マイクロプロセッサ（
中央情報処理装置、以下ＣＰＵと称する）１２のバス信
号ライン１３にＣＭＯＳゲートアレイ１１を接続する場
合には、各バス信号ラインを抵抗Ｒを介して電源ライン
に接続する、所謂プルアップ回路が採用されている。即
ち、ＣＰＵはあるタイミングではバス信号ラインがハイ
インピーダンスになるので、電源ラインにプルアップす
ることにより、ハイインピーダンス時でもゲートアレイ
の入力端子を“Ｈ”レベルに保持することができる。
中央情報処理装置、以下ＣＰＵと称する）１２のバス信
号ライン１３にＣＭＯＳゲートアレイ１１を接続する場
合には、各バス信号ラインを抵抗Ｒを介して電源ライン
に接続する、所謂プルアップ回路が採用されている。即
ち、ＣＰＵはあるタイミングではバス信号ラインがハイ
インピーダンスになるので、電源ラインにプルアップす
ることにより、ハイインピーダンス時でもゲートアレイ
の入力端子を“Ｈ”レベルに保持することができる。
上述したプルアップ回路では、例えば抵抗Ｒを１０にΩ
、電源を＋５■とすると、バス信号ラインの” Ｌ １
１レベル時には、５÷ｌ０ＸＩＯ’ ＝０．２（ｍＡ）
の電流が抵抗を通して流れることになる。したがって、
８本のバス信号ラインには合わせて０．２×８ ＝１．
６（ｍＡ）の電流が流れることになり、ＣＭＯＳゲート
アレイ自身の消費電流が数ｍＡであることから、この電
流は無視できないものとなる。
、電源を＋５■とすると、バス信号ラインの” Ｌ １
１レベル時には、５÷ｌ０ＸＩＯ’ ＝０．２（ｍＡ）
の電流が抵抗を通して流れることになる。したがって、
８本のバス信号ラインには合わせて０．２×８ ＝１．
６（ｍＡ）の電流が流れることになり、ＣＭＯＳゲート
アレイ自身の消費電流が数ｍＡであることから、この電
流は無視できないものとなる。
また、第５図のように押しボタンスイッチＳＷの入力状
態を読み取る回路においても、スイッチがオンのときに
は上述と同様に抵抗Ｒを通して電流が流れ、無視できな
くなる。
態を読み取る回路においても、スイッチがオンのときに
は上述と同様に抵抗Ｒを通して電流が流れ、無視できな
くなる。
本発明はＣＭＯＳゲートアレイ本来の低消費電流効果を
発揮させることが可能なＣＭＯＳゲートアレイ回路を提
供することを目的としている。
発揮させることが可能なＣＭＯＳゲートアレイ回路を提
供することを目的としている。
本発明のＣＭＯＳゲートアレイ回路は、基本ファンクシ
ョンブロックとともに、入力がハイインピーダンス状態
になったときにも出力を“Ｈ“又は“Ｌ”のいずれかの
レベルに固定する終端器を一体的に集積化している。
ョンブロックとともに、入力がハイインピーダンス状態
になったときにも出力を“Ｈ“又は“Ｌ”のいずれかの
レベルに固定する終端器を一体的に集積化している。
上述した構成では、終端器のレベル固定機能によりＣＭ
ＯＳゲートアレイの入力又は出力におけるハイインピー
ダンス状態を防止でき、またいずれかのレベルに固定さ
れた際の消費電流を抑制する。
ＯＳゲートアレイの入力又は出力におけるハイインピー
ダンス状態を防止でき、またいずれかのレベルに固定さ
れた際の消費電流を抑制する。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例であり、ＣＭＯＳゲートアレ
イ１１をバス信号ライン１３によＱＣＰＵ１２に接続し
た例を示している。このＣＭＯＳゲートアレイは本来の
基本ファンクションブロックに加えて、同図に示す終端
器１が集積化されて一体に構成されている。
イ１１をバス信号ライン１３によＱＣＰＵ１２に接続し
た例を示している。このＣＭＯＳゲートアレイは本来の
基本ファンクションブロックに加えて、同図に示す終端
器１が集積化されて一体に構成されている。
この終端器１は、第２図（ａ）にブロック回路を示すよ
うに、これまで個別集積回路として提案されているもの
が利用でき、入力／出力ライン（Ｉｌｏ）に繋がるイン
バータ２．３と、ストローブ信号（ＳＴＢ）とデータ信
号（ＤＡＴＡ）が入力される論理回路４とで構成される
。この終端器１は、第２図（ｂ）に真理値表で示すよう
に、ストローブ信号が“Ｈ”レベルならば、データ信号
によって入力／出力レベルが決定されるように構成され
ている。即ち、ストローブ信号が“Ｈ″゛゛レベルに、
データ信号が″Ｌ゛レベルならば入力／出力は°“Ｌ
１１レベルとなり、逆にデータ信号が“Ｈ”レベルなら
ば“Ｌ Ｉ＋レベルとなる。また、この終端器１の消費
電流は最大でも数十μＡである。
うに、これまで個別集積回路として提案されているもの
が利用でき、入力／出力ライン（Ｉｌｏ）に繋がるイン
バータ２．３と、ストローブ信号（ＳＴＢ）とデータ信
号（ＤＡＴＡ）が入力される論理回路４とで構成される
。この終端器１は、第２図（ｂ）に真理値表で示すよう
に、ストローブ信号が“Ｈ”レベルならば、データ信号
によって入力／出力レベルが決定されるように構成され
ている。即ち、ストローブ信号が“Ｈ″゛゛レベルに、
データ信号が″Ｌ゛レベルならば入力／出力は°“Ｌ
１１レベルとなり、逆にデータ信号が“Ｈ”レベルなら
ば“Ｌ Ｉ＋レベルとなる。また、この終端器１の消費
電流は最大でも数十μＡである。
したがって、この終端器１の入力／出力ラインをバス信
号ライン１３に接続し、ストローブ端子とデータ端子を
電源ライン（＋５ｖ）に接続したときには、ストローブ
信号とデータ信号が°“Ｈ”レベルに保たれるため、バ
ス信号ライン１３は“Ｈ′”レベルに保持され、バス信
号ラインは抵抗でプルアップしたものと見做される。
号ライン１３に接続し、ストローブ端子とデータ端子を
電源ライン（＋５ｖ）に接続したときには、ストローブ
信号とデータ信号が°“Ｈ”レベルに保たれるため、バ
ス信号ライン１３は“Ｈ′”レベルに保持され、バス信
号ラインは抵抗でプルアップしたものと見做される。
これにより、バス信号ラインのハイインピーダンス状態
を防止できるとともに、バス信号ラインが低レベルにな
った場合でも、その消費電流を上述した数十μＡ以下に
抑制でき、ＣＭＯＳゲートアレイが本来有する低消費電
流効果を発揮させることが可能となる。
を防止できるとともに、バス信号ラインが低レベルにな
った場合でも、その消費電流を上述した数十μＡ以下に
抑制でき、ＣＭＯＳゲートアレイが本来有する低消費電
流効果を発揮させることが可能となる。
なお、第３図のように終端器１を押しボタンスイッチＳ
Ｗのオン、オフ検出回路に利用した場合でも、上述した
例と同様に消費電流を抑制することができる。
Ｗのオン、オフ検出回路に利用した場合でも、上述した
例と同様に消費電流を抑制することができる。
以上説明したように本発明は、終端器のレベル固定機能
によりＣＭＯＳゲートアレイの入力又は出力におけるハ
イインピーダンス状態を防止でき、またいずれかのレベ
ルに固定された際の消費電流を抑制できる。これにより
、終端器を用いて従来の抵抗を用いたプルアップ回路と
等価な回路を構成でき、信号ラインを通しての電流を抑
制するとともにＣＭＯＳゲートアレイ回路全体の消費電
流を低減し、ＣＭＯ３が本来有する低消費電流効果を十
分に発揮させることができる。
によりＣＭＯＳゲートアレイの入力又は出力におけるハ
イインピーダンス状態を防止でき、またいずれかのレベ
ルに固定された際の消費電流を抑制できる。これにより
、終端器を用いて従来の抵抗を用いたプルアップ回路と
等価な回路を構成でき、信号ラインを通しての電流を抑
制するとともにＣＭＯＳゲートアレイ回路全体の消費電
流を低減し、ＣＭＯ３が本来有する低消費電流効果を十
分に発揮させることができる。
第１図は本発明の一実施例の回路図、第２図（ａ）は終
端器のブロック図、第２図（ｂ）は終端器の真理値表、
第３図は本発明の他の実施例の回路図、第４図及び第５
図は夫々従来の抵抗を用いたプルアンプ回路を説明する
ための回路図である。 １・・・終端器、２．３・・・インバータ、４・・・論
理回路、１１・・・ＣＭＯＳゲートアレイ、１２・・・
ＣＰＵ。 １３・・・バス信号ライン、Ｒ・・・抵抗、ＳＷ・・・
押しボタンスイッチ。 ｌＴ！豹のイＪｔ５Ｊ 第３図
端器のブロック図、第２図（ｂ）は終端器の真理値表、
第３図は本発明の他の実施例の回路図、第４図及び第５
図は夫々従来の抵抗を用いたプルアンプ回路を説明する
ための回路図である。 １・・・終端器、２．３・・・インバータ、４・・・論
理回路、１１・・・ＣＭＯＳゲートアレイ、１２・・・
ＣＰＵ。 １３・・・バス信号ライン、Ｒ・・・抵抗、ＳＷ・・・
押しボタンスイッチ。 ｌＴ！豹のイＪｔ５Ｊ 第３図
Claims (1)
- １、基本ファンクションブロックを有するＣＭＯＳゲー
トアレイ回路に、入力がハイインピーダンス状態になっ
たときにも出力を“Ｈ”又は“Ｌ”のいずれかのレベル
に固定する終端器を一体的に集積化したことを特徴とす
るＣＭＯＳゲートアレイ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7591288A JPH01251820A (ja) | 1988-03-31 | 1988-03-31 | Ｃｍｏｓゲートアレイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7591288A JPH01251820A (ja) | 1988-03-31 | 1988-03-31 | Ｃｍｏｓゲートアレイ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01251820A true JPH01251820A (ja) | 1989-10-06 |
Family
ID=13590016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7591288A Pending JPH01251820A (ja) | 1988-03-31 | 1988-03-31 | Ｃｍｏｓゲートアレイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01251820A (ja) |
-
1988
- 1988-03-31 JP JP7591288A patent/JPH01251820A/ja active Pending
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