JPH027528B2 - - Google Patents
Info
- Publication number
- JPH027528B2 JPH027528B2 JP56169997A JP16999781A JPH027528B2 JP H027528 B2 JPH027528 B2 JP H027528B2 JP 56169997 A JP56169997 A JP 56169997A JP 16999781 A JP16999781 A JP 16999781A JP H027528 B2 JPH027528 B2 JP H027528B2
- Authority
- JP
- Japan
- Prior art keywords
- transfer gate
- input
- cmos
- controlled
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は、半導体集積回路装置、特に、
CMOSトランスフアゲートを介して多入力のう
ちの１つを入力するラツチ回路を含む半導体集積
回路装置に関するものである。
CMOSトランスフアゲートを介して多入力のう
ちの１つを入力するラツチ回路を含む半導体集積
回路装置に関するものである。
第１図には、CMOSトランスフアゲート１１，
１２を含む多入力ラツチ回路の一例が示されてい
る。図示の回路では、制御信号としてのクロツク
信号1がロウレベルＬにされると、入力データ
信号D1がインバータIV1及びトランスフアゲート
１１を介して、インバータIV5，IV6から構成さ
れたラツチ回路LTに供給され、クロツク信号2
がロウレベルＬにされると入力データ信号D2が
インバータIV2及びトランスフアゲート１２を介
してラツチ回路LTに供給される。
１２を含む多入力ラツチ回路の一例が示されてい
る。図示の回路では、制御信号としてのクロツク
信号1がロウレベルＬにされると、入力データ
信号D1がインバータIV1及びトランスフアゲート
１１を介して、インバータIV5，IV6から構成さ
れたラツチ回路LTに供給され、クロツク信号2
がロウレベルＬにされると入力データ信号D2が
インバータIV2及びトランスフアゲート１２を介
してラツチ回路LTに供給される。
図示の回路では、クロツク信号1及び2が誤
つて同時にロウレベルにされると、これに応じ
て、トランスフアゲート１１及び１２が同時にオ
ン状態にされてしまう。このとき、例えば、入力
データ信号D1がハイレベルＨにされ、D2がロウ
レベルにされていると、図に矢印をもつて示した
ように、トランスフアゲート１１と１２に貫通電
流が流れることになる。図示のような回路が特に
多数設けられているような場合、このような貫通
電流が流れている時間が長くなると、異常な発熱
等により装置を劣化ないしは破壊に至らせること
になる。
つて同時にロウレベルにされると、これに応じ
て、トランスフアゲート１１及び１２が同時にオ
ン状態にされてしまう。このとき、例えば、入力
データ信号D1がハイレベルＨにされ、D2がロウ
レベルにされていると、図に矢印をもつて示した
ように、トランスフアゲート１１と１２に貫通電
流が流れることになる。図示のような回路が特に
多数設けられているような場合、このような貫通
電流が流れている時間が長くなると、異常な発熱
等により装置を劣化ないしは破壊に至らせること
になる。
従つて本発明の目的は、上記従来技術の欠点を
なくし回路装置の信頼性を損なうことのない、回
路構成法を提供することにある。
なくし回路装置の信頼性を損なうことのない、回
路構成法を提供することにある。
以下、本発明を実施例とともに詳細に説明す
る。
る。
第２図には、２入力ラツチ回路を構成する実施
例の回路が示されている。
例の回路が示されている。
同図において、１１，１２は、上記第１図のト
ランスフアゲートにそれぞれ対応されるトランス
フアゲートであり、データ入力D1，D2を切り替
えるために設けられている。２１，２２は、それ
ぞれ上記トランスフアゲート１１，１２に直列接
続された、本発明の貫通電流防止用の追加ゲート
である。
ランスフアゲートにそれぞれ対応されるトランス
フアゲートであり、データ入力D1，D2を切り替
えるために設けられている。２１，２２は、それ
ぞれ上記トランスフアゲート１１，１２に直列接
続された、本発明の貫通電流防止用の追加ゲート
である。
トランスフアゲート１１に直列接続された追加
ゲート２１は、その制御入力端子がインバータ
IV4の入力及び出力に図示のように接続されるこ
とによつて、トランスフアゲート１２に対し相補
的にスイツチ動作させられる。同様に、トランス
フアゲート１２に直列接続された追加ゲート２２
は、トランスフアゲート１１に対し相補的にスイ
ツチ動作させられる。
ゲート２１は、その制御入力端子がインバータ
IV4の入力及び出力に図示のように接続されるこ
とによつて、トランスフアゲート１２に対し相補
的にスイツチ動作させられる。同様に、トランス
フアゲート１２に直列接続された追加ゲート２２
は、トランスフアゲート１１に対し相補的にスイ
ツチ動作させられる。
上記の回路構成に従うと、以下のように、貫通
電流を防止できる。すなわち、クロツク入力1
と2の取り得る状態は、以下の４通りである。
電流を防止できる。すなわち、クロツク入力1
と2の取り得る状態は、以下の４通りである。
１ 1：Ｌ、2：Ｌ
２ 1：Ｌ、2：Ｈ
３ 1：Ｈ、2：Ｌ
４ 1：Ｈ、2：Ｈ
なお、記号Ｌはロウレベルを示し、Ｈはハイレ
ベルを示す。
ベルを示す。
上記の第１番目の状態では、1及び2のロウ
レベルによつてトランスフアゲート１１及び１２
が同時にオン状態にされる。しかしながら1の
ロウレベルによつて追加ゲート２２がオフ状態に
され、また2のロウレベルによつて追加ゲート
２１がオフ状態にされる。従つて、貫通電流は流
れない。
レベルによつてトランスフアゲート１１及び１２
が同時にオン状態にされる。しかしながら1の
ロウレベルによつて追加ゲート２２がオフ状態に
され、また2のロウレベルによつて追加ゲート
２１がオフ状態にされる。従つて、貫通電流は流
れない。
第２番目の状態では、1のロウレベルによつ
てトランスフアゲート１１がオン状態にされ、
２のハイレベルによつて追加ゲート２１もオン状
態にされる。従つて、入力データ信号D1がイン
バータIV1、追加ゲート２１及びトランスフアゲ
ート１１を介してラツチ回路LTに供給される。
この場合、追加ゲート２２が1のロウレベルに
よつてオフ状態にされ、またトランスフアゲート
１２が2によつてオフ状態にされているので、
貫通電流は流れない。
てトランスフアゲート１１がオン状態にされ、
２のハイレベルによつて追加ゲート２１もオン状
態にされる。従つて、入力データ信号D1がイン
バータIV1、追加ゲート２１及びトランスフアゲ
ート１１を介してラツチ回路LTに供給される。
この場合、追加ゲート２２が1のロウレベルに
よつてオフ状態にされ、またトランスフアゲート
１２が2によつてオフ状態にされているので、
貫通電流は流れない。
第３番目の状態では同様に貫通電流を生ずるこ
となく入力データ信号がラツチ回路LTに供給さ
れる。
となく入力データ信号がラツチ回路LTに供給さ
れる。
第４番目の状態では、第１番目の状態と逆に、
追加ゲート２１及び２２がオン状態にされる。こ
の状態では、トランスフアゲート１１及び１２が
オフ状態にされることによつて貫通電流は生じな
い。
追加ゲート２１及び２２がオン状態にされる。こ
の状態では、トランスフアゲート１１及び１２が
オフ状態にされることによつて貫通電流は生じな
い。
このように、第２図の実施例に従うと、データ
切替機能を全く損うことなく、貫通電流の発生を
防止することができる。
切替機能を全く損うことなく、貫通電流の発生を
防止することができる。
以上述べたようにデータ入力、クロツク入力の
如何にかかわらず貫通電流を防止するフエイルセ
ーフな構造にしているため、使用者が、実使用時
あるいは診断時、さらにはシステムバツグ時特別
の考慮をしないで済み負担の軽減は大である。
如何にかかわらず貫通電流を防止するフエイルセ
ーフな構造にしているため、使用者が、実使用時
あるいは診断時、さらにはシステムバツグ時特別
の考慮をしないで済み負担の軽減は大である。
以上の説明は２入力ラツチ回路の例であるが、
多入力ラツチの場合も同様である。
多入力ラツチの場合も同様である。
第１図は、従来の２入力ラツチ回路の回路図、
第２図は本発明の一実施例の回路図である。 １１，１２…トランスフアゲート、２１，２２
…追加ゲート、IV1〜IV8…インバータ、D1，D2
…入力データ、1，2…クロツク信号。
第２図は本発明の一実施例の回路図である。 １１，１２…トランスフアゲート、２１，２２
…追加ゲート、IV1〜IV8…インバータ、D1，D2
…入力データ、1，2…クロツク信号。
Claims (1)
- 【特許請求の範囲】 １ 第１入力データ信号が供給される第１の入力
ラインと、 第２入力データ信号が供給される第２の入力ラ
インと、 出力ラインと、 上記第１入力ラインと上記出力ラインとの間に
設けられ第１制御信号によつてスイツチ制御され
る第１のCMOSトランスフアゲートと、 上記第２入力ラインと上記出力ラインとの間に
設けられ第２制御信号によつてスイツチ制御され
る第２のCMOSトランスフアゲートと、 上記出力ラインを介して入力信号を受けるラツ
チ回路と、 を備えてなる半導体集積回路装置であつて、 上記第１の入力ラインと上記出力ラインとの間
において上記第１のCMOSトランスフアゲート
と直列接続されてなりかつ上記第２制御信号によ
つて上記第２のCMOSトランスフアゲートに対
して相補的にスイツチ制御される第３のCMOS
トランスフアゲートが設けられてなる、 ことを特徴とする半導体集積回路装置。 ２ 上記第２の入力ラインと上記出力ラインとの
間において上記第２のCMOSトランスゲートと
直列接続されてなりかつ上記第１の制御信号によ
つて上記第１のCMOSトランスフアゲートに対
して相補的にスイツチ制御される第４のCMOS
トランスフアゲートが設けられてなる、 ことを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169997A JPS5871717A (ja) | 1981-10-26 | 1981-10-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169997A JPS5871717A (ja) | 1981-10-26 | 1981-10-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5871717A JPS5871717A (ja) | 1983-04-28 |
| JPH027528B2 true JPH027528B2 (ja) | 1990-02-19 |
Family
ID=15896670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56169997A Granted JPS5871717A (ja) | 1981-10-26 | 1981-10-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5871717A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038924A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | Ｃｍｏｓセレクタ回路 |
| JPS6070817A (ja) * | 1983-09-28 | 1985-04-22 | Hitachi Ltd | 論理回路 |
| JPH01125017A (ja) * | 1987-11-09 | 1989-05-17 | Mitsubishi Electric Corp | 半導体装置 |
| WO1997008752A1 (fr) * | 1995-08-25 | 1997-03-06 | Hitachi, Ltd. | Dispositif semiconducteur mis |
-
1981
- 1981-10-26 JP JP56169997A patent/JPS5871717A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5871717A (ja) | 1983-04-28 |
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