JPH01252013A

JPH01252013A - 自動利得調整回路

Info

Publication number: JPH01252013A
Application number: JP7890688A
Authority: JP
Inventors: Akira Sawamura; 陽沢村
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1988-03-31
Filing date: 1988-03-31
Publication date: 1989-10-06
Anticipated expiration: 2013-07-09
Also published as: JP2773822B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ビデオテープレコーダのサーボ系信号処理
などの利得調整に好適な自動利得調整回路に関する。

〔従来の技術〕

第４図は、一般的なビデオテープレコーダのキャプスタ
ンサーボ系を示す。キャプスタンモータ２の回転によっ
て走行する磁気テープ４から磁気ヘッド６を通じてコン
トロール信号（ＣＴＬ信号）が検出され、また、ＦＧコ
イル８を連じて検出されたＦＧ倍信号、分周器ＩＯを通
じてＣＰＧ信号として取り出される。これらＣＴＬ信号
およびＣＰＧ信号は、自動利得調整回路（ＡＧＣ回路）
１２に加えられて一定レベルに制御された後、位相サー
ボ回路１４に加えられ、位相サーボ回路１４から位相サ
ーボ出力が得られる。一方、ＦＣ信号は速度サーボ回路
１６に加えられ、ＦＧ倍信号基づいて速度サーボ回路１
６から速度サーボ出力が得られる。各サーボ出力によっ
てドライバ１８からキャプスクン駆動出力が得られてキ
ャプスタンモータ２が制御され、磁気テープ４の走行速
度が一定に制御される。

〔発明が解決しようとする課題〕

ところで、このようなキャプスタンサーボ系に設置され
たＡＧＣ回路では、従来、ＣＴＬ信号を増幅する増幅器
を設置し、この増幅器の出力を絶対値検波またはピーク
値検波することにより得られる検波信号を以て増幅器の
利得を制御するリニア方式が取られている。

このようなＡＧＣ回路では、リニア処理のため、外部か
ら任意の利得を設定することが困難であり、取り扱う信
号が間欠的なパルス信号であるため、信号レベルの検出
についてのアタックタイム、リカバリタイムの決定がＡ
ＧＣ性能に影響を与えるなどの欠点があった。

そこで、この発明は、任意の利得設定を実現するととも
に、利得制御の最適化を目的とする。

〔課題を解決するための手段〕

この発明の自動利得調整回路は、たとえば、第１図に示
すように、増幅器２２の帰還回路２６に設置された複数
の抵抗（抵抗Ｒ，−Ｒ，□）からなる抵抗回路２８と、
この抵抗回路２８の任意の抵抗（抵抗Ｒ１−Ｒ３□）と
増幅器２２との間に設置されて帰還回路２６に設置され
る抵抗（抵抗Ｒ。

〜Ｒ３□）を選択するスイッチ（Ｓ＋−３＋ｏ）と、増
幅器２２の出力レベルに応じて加算または減算するカウ
ンタ（アップダウンカウンタ４１２）を備え、その計数
値に応じてスイッチ（Ｓ＋〜Ｓ　、、）の開閉を制御し
、帰還回路２６に設置される抵抗（抵抗Ｒｌ””　Ｒ３
□）を段階的に切り換えるスイッチ制御手段（スイッチ
制御部４０）とを備えたものである。

〔作　　用］増幅器２２の帰還回路２６には複数の抵抗（抵抗Ｒ１〜
Ｒ３□）からなる抵抗回路２８が設置され、抵抗回路２
８から増幅器２２に対する抵抗（抵抗Ｒ８〜Ｒ３□）を
選択する手段としてスイッチ（Ｓ、〜Ｓ　、、）が設置
されている。そして、スイッチ（Ｓ、−３，。）の開閉
を制御するためにスイッチ制御手段（スイッチ制御部４
０）が設置され、スイッチ制御手段（スイッチ制御部４
０）では増幅器２２の出力レベルに応じてカウンタ（ア
ップダウンカウンタ４１２）の計数値を増減させ、その
計数値によってスイッチ（Ｓ＋−３＋。）の開閉が制御
されるので、出力レベルに応じて帰還回路２６に帰還抵
抗が段階的に設定される。この帰還回路２６に対する段
階的な抵抗値の設定により、出力レベルに応じて増幅器
２２の利得調整が行われ、増幅器２２から一部レベルの
出力が取り出される。

［実　施　例］第１図は、この発明の自動利得調整回路の実施例を示す
。

信号源として磁気ヘッド６が設置されており、磁気ヘッ
ド６には、走行する磁気テープ４からコントロール（Ｃ
ＴＬ）信号が再生される。このＣＴＬ信号は、細い正負
方向に振幅を持つパルスであり、入力端子２０を通して
増幅器２２の正入力側に加えられている。

増幅器２２は、利得を調整すべき増幅手段であって、た
とえば、演算増幅器で構成されている。

この増幅器２２の出力部と負入力端子２４との間には、
利得設定のために帰還回路２６が設置されている。帰還
回路２６には複数の抵抗を組み合わせた抵抗回路２８と
ともに抵抗３０およびキャパシタ３２が設置されている
。したがって、増幅器２２の利得調整は、抵抗回路２８
および抵抗３０の抵抗値比による帰還率に応じて調整さ
れる。

この実施例の抵抗回路２８には複数の抵抗として同一抵
抗値からなる３２個の抵抗ＲＩ　””　Ｒ３２の直列回
路が設置されており、たとえば、■１段階の抵抗値設定
を行うため、増幅器２２の負入力側ｍと抵抗回路２８の
各点ａ、ｂ・・・ｊとの間に複数のスイッチＳ１、Ｓ２
　・・・Ｓｌ。が設置されている。スイッチＳ　ｌ”’
　Ｓ　＋。はトランジスタなどで構成されており、たと
えば、スイッチＳ１が閉じられると抵抗Ｒ１、スイッチ
Ｓ２が閉じられると抵抗Ｒ＋　と抵抗Ｒ２の一部が帰還
回路２６の帰還素子として設置され、また、全部のスイ
ッチＳ、〜ＳＩＯが開かれた場合には抵抗Ｒ８〜Ｒ３□
の全部が帰還素子として帰還回路２６に設置され、スイ
ッチ３１〜Ｓ、。の選択的なオン・オフによって接続切
換えが行われる抵抗Ｒ１〜Ｒ３゜によって必要な抵抗値
が段階的に帰還回路２６に設定される。各スイッチ３１
〜Ｓ　１００開閉制御は、スイッチ制御部４０に設置さ
れたデコーダマトリクス４０１から加えられるスイッチ
制御信号ＳＷ１、ＳＷ２　・・・ＳＷｌ。を以て行われ
る。

そして、増幅器２２によって任意の増幅利得で増幅され
たＣＴＬ信号は、キャプスタンモータ２の回転制御系の
分周器３６とともに、スイッチ３１〜３１０を切り換え
るスイッチ制御部４０に加えられる。分周器３６の分周
出力はサーボ入力として位相サーボ回路１４に加えられ
、サーボ出力はドライバ１８を通してキャプスタンモー
タ２に加えられるので、ＣＴＬ信号に応じてキャプスタ
ンモータ２の回転制御が行われる。

また、スイッチ制御部４０には、信号人力部に信号反転
回路としてインバータ４０２および抵抗４０３．４０４
が設置されており、増幅器２２からのＣＴＬ信号は、反
転された後、信号レベル検出手段として設置された２つ
のコンパレータ４０５．４０６によってレベル検出が行
われる。

コンパレータ４０５．４０６には比較値として異なる基
準レベル■３、Ｖｚ　　（Ｖ＋　＜Ｖｚ　）が設定され
ている。ＣＴＬ信号のレベル検出では、たとえば、Ｖ＋
　＝　３．２Ｖ、　Ｖ２　＝　４　、ＯＶｌ：設定サレ
、ＣＴＬ信号のレベルが（ａ）　ｖ　ｒ以下の場合、（
ｂ）　Ｖ　１を越えて■２未満の場合、（Ｃ）　Ｖ　Ｚ
を越える場合の検出モードが設定されており、たとえば
、第２図のＡに示すように、ＣＴＬ信号のレベルが基準
レベル■１を越えて基準レベル７２未満の場合には、第
２図のＢに示すように、コンパレータ４０５から比較出
力として高（Ｈ）レベルの比較出力が得られ、第２図の
Ｃに示すように、コンパレータ４０６から低（Ｌ）レベ
ルの比較出力が得られる。

この場合、ＣＴＬ信号が基準レベル■１未満の場合には
、コンパレータ４０５．４０６の比較出力は共にＬレベ
ルになる。また、第２図のＤに示すように、ＣＴＬ信号
のレベルが基準レベルｖ２を越えた場合には、第２図の
已に示すように、コンパレータ４０５．４０６から共に
Ｈレベルの比較出力が得られる。

コンパレータ４０５の比較出力は、遅延回路を構成する
Ｄ−フリップフロップ回路（Ｉ）−ＦＦ）４０７．４０
８．４０９のリセット人力Ｒに加えられている。Ｄ−Ｆ
Ｆ４０７〜４０９は縦続接続されており、入力Ｃには入
力端子４１０を通じてＣＰＧ信号が加えられており、初
段のＤ−ＦＦ４０７のＤ入力にはＨレベルの電圧■□が
加えられている。したがって、リセットが解除され、第
３図のＧに示すＣＰＧ信号が入力端子４１０に加えられ
ると、Ｄ−ＦＦ４０７から第３図の１に示す出力、Ｄ−
ＦＦ４０８から第３図のＪに示す出力、Ｄ−ＦＦ４０９
から第３図のＫに示す出力が得られる。そして、Ｄ−Ｆ
Ｆ４０９の出力およびＣＰＧ信号は、ＡＮＤ回路４１１
に加えられて論理積が取られ、入力端子４１０に加えら
れた元のＣＰＧ信号の２周期分の遅延時間を以て第３図
のＭに示すＣＰＧ信号がＡＮＤ回路４１１から得られる
。

そして、スイッチ８１〜Ｓ＋ｏを切り換えるための基礎
データ作成手段として設置されたアップダウンカウンタ
４１２には、ＡＮＤ回路４１１の出力がカウントアツプ
信号、コンパレータ４０６の比較出力がカウントダウン
信号として加えられている。アップダウンカウンタ４１
２は、デコーダマトリクス４０１に対する基礎データを
形成するものであり、スイッチＳ、−Ｓ、。の個数に応
じたビット数、この実施例では４ビツトのアップダウン
カウンタによって構成されている。カウントアツプ信号
およびカウントダウン信号によってクロックパルスＣＬ
Ｋのカウントアツプ、カウントダウンが行われ、リセッ
ト端子４１３には、パワーオンリセット信号Ｐ１が加え
られる。

アップダウンカウンタ４１２の計数値はデコーダマトリ
クス４０１に転送され、デコーダマトリクス４０１では
アップダウンカウンタ４１２の計数値に応じたスイッチ
Ｓ、−Ｓ、。を開閉するためのスイッチ制御信号ＳＷ１
〜ＳＷ、。が形成され、対応するスイッチ３１〜Ｓ、。

に対して加えられている。

以上のように構成したので、ＣＴＬ信号のレベルが基準
レベル■１以下である場合、各コンパレ−タ４０５．４
０６は共にＬレベルの比較出力を生じ、Ｄ−ＦＦ４０７
〜４０９のリセットが解除状態となる。この場合、入力
端子４１０に加えられるＣＰＧ信号がＤ−ＦＦ４０７〜
４０９による第３図のＧ７Ｋに示す遅延動作により、Ａ
ＮＤ回路４１１から第３図のＭに示すように、２周期分
遅延されたＣＰＧ信号が得られ、カウントアツプ信号と
してアップダウンカウンタ４１２に加えられる。

アップダウンカウンタ４１２は、カウントアンプ信号に
基づいて、クロックパルスＣＬＫの加算カウントを行う
。デコーダマトリクス４０１では、アップダウンカウン
タ４１２の計数値に従ってスイッチ制御信号ＳＷ、〜Ｓ
　Ｗ、、を発生する。たとえば、スイッチ制御信号ＳＷ
、によってスイッチＳ、が閉じられ、帰還回路２６に抵
抗Ｒ１〜Ｒ４が帰還素子として設定されているものとす
れば、アップダウンカウンタ４１２の加算カウントに従
ってスイッチ制御信号Ｓ　Ｗ　ｂが発生してスイッチＳ
、が閉じられ、加算カウントが続く限り、スイッチＳ、
　、Ｓ、　　・・・に選択的に切り換えられて帰還回路
２６に対する抵抗値が抵抗Ｒ，−Ｒ，、Ｒｓ、Ｒ＝　　
・・・に段階的に増加し、増幅利得が上昇する。

次に、ＣＴＬ信号のレベルが基準レベル■、を越えると
、コンパレータ４０５がＨレベルの比較出力を生じ、こ
の比較出力により、Ｄ−ＦＦ４０７〜４０９がリセット
される。このため、Ｄ−ＦＦ４０９からの出力が解除さ
れ、ＡＮＤ回路４１１はＬレベルの出力を生じ、アップ
ダウンカウンタ４１２の加算カウントが停止される。こ
の結果、アップダウンカウンタ４１２の計数値が保持さ
れるので、その計数値に基づく、たとえば、スイッチ制
御信号ＳＷＢがデコーダマトリクス４０１から出力され
、スイッチＳ８が閉じられて増幅器２２に抵抗Ｒ１〜Ｒ
１□による一定の利得が設定される。

次に、ＣＴＬ信号のレベルが基準レベル■２を越えると
、コンパレータ４０５．４０６が共に■］レレベの比較
出力を生じる。コンパレータ４０６の出力は、カウント
ダウン信号としてアップダウンカウンタ４１２に加えら
れ、アップダウンカウンタ４１２は減算カウントを生じ
る。このとき、コンパレータ４０５の比較出力により、
Ｄ−ＦＦ４０７〜４０９はリセットされるので、ＡＮＤ
回路４１１はＬレベルの出力を生じ、アップダウンカウ
ンタ４１２の加算カウントが停止される。そして、アッ
プダウンカウンタ４１２が減算カウントを行うと、その
計数値がデコーダマトリクス４０１に加えられ、デコー
ダマトリクス４０１ではアップダウンカウンタ４１２の
計数値に従ってスイッチ制御信号ＳＷ１〜ＳＷ、ｏを発
生する。現在、スイッチＳ、が閉じられているものとす
ると、スイッチＳａからスイッチ３７．３６　　・・・
に選択的に切り換えられ、帰還回路２６に対する抵抗値
が抵抗Ｒ１２〜Ｒ，、Ｒ，・・・に段階的に減少し、増
幅利得が低下する。

第１表は、抵抗Ｒ８〜Ｒ３□で利得を１１段階に調整制
御する場合のスイッチＳ、−Ｓ、。の開閉と、設定され
る増幅率（倍）および利得（ｄＢ）の関係を示す。

第　　１　　表以上のように、ＣＴＬ信号のレベルに応じてスイッチＳ
、〜Ｓ１゜が開閉制御されることにより、増幅器２２の
帰還回路２６に対して抵抗Ｒ３〜Ｒ３□が選択されて最
適な利得が設定され、ＣＴ　Ｌ信号が基準レベル■１〜
■２の範囲になるように制御される。

利得設定のための基礎データはアップダウンカウンタ４
１２で形成されているので、外部から任意の利得設定を
容易に行うことができる。しかも、ＣＴＬ信号の１周期
で、アップダウンカウンク４１２による計数を行うので
、アタックタイム、リカバリタイムが一義的に決定され
ることになり、信号周期が早く、または、遅い場合に、
その緩急に応じた応答が行われ、広い信号周期に対応す
ることができる。

なお、実施例ではビデオテープレコーダにおける位相サ
ーボ系のＣＴＬ信号を例に取って説明したが、この発明
の自動利得調整回路はＣＰＧ信号の他、各種の信号につ
いても適用することができるものである。

［発明の効果］以上説明したように、この発明によれば、信号レベルに
応じて計数値を加減させるカウンタを備えたスイッチ制
御手段を以てスイッチの開閉を制御し、その開閉によっ
て帰還回路に対する抵抗値を段階的に変更して増幅利得
を調整するので、外部から容易に利得設定ができ、信号
周期に対応して最適な利得調整を行うことができる。

【図面の簡単な説明】

第１図はこの発明の自動利得調整回路の実施例を示す回
路図、第２図は第１図に示した自動利得調整回路のコン
パレータの動作を示す図、第３図は第１図に示した自動
利得調整回路における遅延回路の動作を示す図、第４図
はビデオテープレコーダにおける一般的なキャプスタン
サーボ系統を示すブロック図である。２２・・・増幅器２６・・・帰還回路２８・・・抵抗回路Ｒ８〜Ｒｆｆ２・・・抵抗Ｓ１〜３１０・・・スイッチ４０・・・スイッチ制御部（スイッチ制御手段）４１２
・・・アップダウンカウンタ（カウンタ）−−−−−ｖ
２Ｃ（コノパレータ４０６の出力）−５

Claims

【特許請求の範囲】増幅器の帰還回路に設置された複数の抵抗からなる抵抗
回路と、この抵抗回路の任意の抵抗と前記増幅器との間に設置さ
れて帰還回路に設置される抵抗を選択するスイッチと、増幅器の出力レベルに応じて加算または減算するカウン
タを備え、その計数値に応じて前記スイッチの開閉を制
御し、帰還回路に設置される抵抗を段階的に切り換える
スイッチ制御手段とを備えた自動利得調整回路。