JPH01253257A - 半導体集積デバイス - Google Patents
半導体集積デバイスInfo
- Publication number
- JPH01253257A JPH01253257A JP8094188A JP8094188A JPH01253257A JP H01253257 A JPH01253257 A JP H01253257A JP 8094188 A JP8094188 A JP 8094188A JP 8094188 A JP8094188 A JP 8094188A JP H01253257 A JPH01253257 A JP H01253257A
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- JP
- Japan
- Prior art keywords
- layer
- electrode wiring
- laminated
- wiring layer
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Formation Of Insulating Films (AREA)
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積デバイスに係り、特に電極配線層
と表面保護層間の相互拡散の防止手段に関する。
と表面保護層間の相互拡散の防止手段に関する。
シリコンの半導体集積デバイスにおいては、シリコン基
板上の素子間の接続は基板のコンタクトホール部を介し
て電極配線層により回路を一体化してなされる。従来の
半導体集積デバイスの１列が第２図に示される。このデ
バイスにおいてはシリコン基板３の素子形成層（図示せ
ず）がシリコンの酸化膜４によって被覆される。シリコ
ン酸化膜４で被覆されない基板の部分をコンタクトホー
ル部１にすることができる。を掻起線層７が積層されコ
ンタクトホール部１に接続される。電極配線層７として
はＡＩまたはＡｌＳｉ合金が用いられる。
板上の素子間の接続は基板のコンタクトホール部を介し
て電極配線層により回路を一体化してなされる。従来の
半導体集積デバイスの１列が第２図に示される。このデ
バイスにおいてはシリコン基板３の素子形成層（図示せ
ず）がシリコンの酸化膜４によって被覆される。シリコ
ン酸化膜４で被覆されない基板の部分をコンタクトホー
ル部１にすることができる。を掻起線層７が積層されコ
ンタクトホール部１に接続される。電極配線層７として
はＡＩまたはＡｌＳｉ合金が用いられる。
電極配線層７とシリコン基板３との間には相互の拡散を
防止し、接触抵抗を低くするためにＴｉ層５とＴｔＮ層
６が形成される。電極起重１の上にはブレーナ型素子に
おいて横方向耐圧特性を向上させるためとデバイスの保
護のために高抵抗アモルファスシリコンの表面保護層８
が積層される。さらに電極配線層７と外部配線との接続
のために表面保護層８の一部がエツチングで除去されボ
ンディングバンド部２が形成される。
防止し、接触抵抗を低くするためにＴｉ層５とＴｔＮ層
６が形成される。電極起重１の上にはブレーナ型素子に
おいて横方向耐圧特性を向上させるためとデバイスの保
護のために高抵抗アモルファスシリコンの表面保護層８
が積層される。さらに電極配線層７と外部配線との接続
のために表面保護層８の一部がエツチングで除去されボ
ンディングバンド部２が形成される。
しかしながらこのような半導体集積デバイスにおいては
、アモルファスシリコン表面保護層の積層時とかそのあ
との熱処理によってアモルファスシリコン表面保ｉ！ｔ
ｊｌｉ８とＡＩ系電極配線層７との間に原子の相互拡散
がおこり、そのために表面保護Ｎ８をエツチングしてポ
ンディングパッド部２を形成したときに、バンド部の電
極配線層７にＡＬスパイク９が発生したり、電極配線層
７の表面に高濃度シリコン層が発生してコンタクト抵抗
が増大する等の問題があった。
、アモルファスシリコン表面保護層の積層時とかそのあ
との熱処理によってアモルファスシリコン表面保ｉ！ｔ
ｊｌｉ８とＡＩ系電極配線層７との間に原子の相互拡散
がおこり、そのために表面保護Ｎ８をエツチングしてポ
ンディングパッド部２を形成したときに、バンド部の電
極配線層７にＡＬスパイク９が発生したり、電極配線層
７の表面に高濃度シリコン層が発生してコンタクト抵抗
が増大する等の問題があった。
この発明は上述の点に鑑みてなされその目的は電極配線
層と表面保護層との間に拡散防止用のバリア層を設ける
ことにより電極配線層と表面保護層との間に原子の相互
拡散がおこらないようにしてポンディングパッド部にお
けるポンディングワイヤー接続の偉績性に優れる半導体
集積デバイスを提供することにある。
層と表面保護層との間に拡散防止用のバリア層を設ける
ことにより電極配線層と表面保護層との間に原子の相互
拡散がおこらないようにしてポンディングパッド部にお
けるポンディングワイヤー接続の偉績性に優れる半導体
集積デバイスを提供することにある。
上記の目的はこの発明によれば基板上のコンタクトホー
ル部に接続するＡＩ系電捲配線層７と、この電極配線層
上にａ層されたＴｔＮバリア層１０ と、このバリア層
の上に積層されたアモルファスシリコン表面保護層８と
を備えることにより達成される。ＡＩ系電掻配線層は、
ＡｔあるいはＡＬＳｉ合金を用いて形成される。
ル部に接続するＡＩ系電捲配線層７と、この電極配線層
上にａ層されたＴｔＮバリア層１０ と、このバリア層
の上に積層されたアモルファスシリコン表面保護層８と
を備えることにより達成される。ＡＩ系電掻配線層は、
ＡｔあるいはＡＬＳｉ合金を用いて形成される。
ＴｉＮバリア層はＡＬ系電極配線層と表面保護層間の原
子の相互拡散を防止する。
子の相互拡散を防止する。
次にこの発明の実施例を図面に基いて説明する。
第１図はこの発明の実施例に係る半導体集積デバイスの
要部模式断面図である。このデバイスはＳｉ基板３上に
コンタクトホール部１を除いて形成された酸化膜４と、
この酸化膜とコンタクトホール部１上に所定のパターン
で形成された１１層５と同じパターンでその上に積層さ
れたＴｉＮ層６と、さらに同しパターンでその上に積層
されたＡｔＳｉ電極配線層７と、ボンディングバンド部
２を除いて１１１Ｓｉ電極配線層の上に形成されたＴｉ
Ｎバリア層１０ とポンディングパッド部２を除いてデ
バイスの全面に形成されたアモルファスシリコン表面保
護層８とから構成される。
要部模式断面図である。このデバイスはＳｉ基板３上に
コンタクトホール部１を除いて形成された酸化膜４と、
この酸化膜とコンタクトホール部１上に所定のパターン
で形成された１１層５と同じパターンでその上に積層さ
れたＴｉＮ層６と、さらに同しパターンでその上に積層
されたＡｔＳｉ電極配線層７と、ボンディングバンド部
２を除いて１１１Ｓｉ電極配線層の上に形成されたＴｉ
Ｎバリア層１０ とポンディングパッド部２を除いてデ
バイスの全面に形成されたアモルファスシリコン表面保
護層８とから構成される。
このような半導体集積デバイスは次のようにＣ７て調製
することができる。Ｓｉ基板３の素子形成層（図示せず
）に素子が形成されたあと減圧ＣＶＤ法によりＳｔ基板
全面に酸化膜４が形成される。使用ガスとしてはモノシ
ラン（２０％ヘリウムを含む）と酸素の混合ガス（圧力
１００Ｐａ）が用いられる。
することができる。Ｓｉ基板３の素子形成層（図示せず
）に素子が形成されたあと減圧ＣＶＤ法によりＳｔ基板
全面に酸化膜４が形成される。使用ガスとしてはモノシ
ラン（２０％ヘリウムを含む）と酸素の混合ガス（圧力
１００Ｐａ）が用いられる。
基板温度は３５０°Ｃである。析出速度は１００人／分
で膜厚３０００〜６０００人が選ばれる。次にり忠グラ
フィーの方法で酸化膜の一部が除かれコンタクトホール
部１が形成される。１１層５がスパッタの方法でデバイ
スの全面に積層される。厚さ０．２．１７１１である。
で膜厚３０００〜６０００人が選ばれる。次にり忠グラ
フィーの方法で酸化膜の一部が除かれコンタクトホール
部１が形成される。１１層５がスパッタの方法でデバイ
スの全面に積層される。厚さ０．２．１７１１である。
Ａｒふんい気で８ｗＴｏｒｒの圧力下１．５に−のパ
ワーでスパッタされる。析出速度は１０００人／分であ
る。基板温度は２００°Ｃである。次にＴｔＮ層６が反
応性スパッタの方法でデバイスの全面に積層される。Ｎ
ｔとＡｒの混合ガスが用いられる。ガス圧力８ｍｍＴｏ
ｒｒ、パワー２．５に一１析出速度７０人／分である。
ワーでスパッタされる。析出速度は１０００人／分であ
る。基板温度は２００°Ｃである。次にＴｔＮ層６が反
応性スパッタの方法でデバイスの全面に積層される。Ｎ
ｔとＡｒの混合ガスが用いられる。ガス圧力８ｍｍＴｏ
ｒｒ、パワー２．５に一１析出速度７０人／分である。
基板温度は２００’Ｃに設定され０．２μｍ厚である。
続いてＡｌＳｉの電極配線層がスパッタの方法でデバイ
スの全面に積層される。Ａｒガス圧力は８ｆｆＩＩＩＩ
Ｔｏｒｒ、パワーは９〜ｌ０Ｋ−である。析出速度は１
μ罹／分であり、基板温度２００°Ｃに設定される。厚
さは３〜５μｍである。 ＡｔＳｉ＠極配線層極上線層
ｉＮバリア層１０がデバイスの全面にＴｉＮＩＷ６と同
様にして積層される。 ＴｉＳ層５と７４８層６と＾
ｔｓｌＴｌ掻配線層７とＴｉＮバリア層ｌＯの４つの層
は複数のターゲットにより連続的に積層される。次にこ
の４つの層はリソグラフィーの方法を用いて層の同一部
がエツチングでとり除かれ、所定パターンに形成される
。アモルファスシリコン表面像ＸＩ ＩＩが電子ビーム
蒸着によってデバイスの全面に積層される。ガス圧力は
１０−”Ｔｏｒｒで行われる。析出速度３０人／分、バ
ックヒート１４０°Ｃである。膜厚は５０００人である
。ＴＩＮバリア層１０ とアモルファス表面保護層間面
保３ｉ層ラフィーの手法で窓が開けられ、ポンディング
パッド部２が形成される。
スの全面に積層される。Ａｒガス圧力は８ｆｆＩＩＩＩ
Ｔｏｒｒ、パワーは９〜ｌ０Ｋ−である。析出速度は１
μ罹／分であり、基板温度２００°Ｃに設定される。厚
さは３〜５μｍである。 ＡｔＳｉ＠極配線層極上線層
ｉＮバリア層１０がデバイスの全面にＴｉＮＩＷ６と同
様にして積層される。 ＴｉＳ層５と７４８層６と＾
ｔｓｌＴｌ掻配線層７とＴｉＮバリア層ｌＯの４つの層
は複数のターゲットにより連続的に積層される。次にこ
の４つの層はリソグラフィーの方法を用いて層の同一部
がエツチングでとり除かれ、所定パターンに形成される
。アモルファスシリコン表面像ＸＩ ＩＩが電子ビーム
蒸着によってデバイスの全面に積層される。ガス圧力は
１０−”Ｔｏｒｒで行われる。析出速度３０人／分、バ
ックヒート１４０°Ｃである。膜厚は５０００人である
。ＴＩＮバリア層１０ とアモルファス表面保護層間面
保３ｉ層ラフィーの手法で窓が開けられ、ポンディング
パッド部２が形成される。
エンチングはドライエンチングで行われる。アモルファ
ス表面保護層８についてはエッチャントガスはＣＦ４１
０ｘ （４％）である。圧力は１００〜２００Ｐａに維
持され、１００〜３００ Ｗの高周波電力が用いられる
。エツチングレートは３０００人／分で行われる。
ス表面保護層８についてはエッチャントガスはＣＦ４１
０ｘ （４％）である。圧力は１００〜２００Ｐａに維
持され、１００〜３００ Ｗの高周波電力が用いられる
。エツチングレートは３０００人／分で行われる。
ＴｉＮバリア層のエツチングはＣ１，ガスとａＣｔ、ガ
スとｌｌｅの混合ガスがエッチャントガスとして用いら
れる。圧力３〜５Ｐａ、電力３００Ｗである。エツチン
グレート２０００〜３０００人／分の速度である。
スとｌｌｅの混合ガスがエッチャントガスとして用いら
れる。圧力３〜５Ｐａ、電力３００Ｗである。エツチン
グレート２０００〜３０００人／分の速度である。
このようにして得られた半導体集積デバイスについては
ＴｊＮバリア層１０がアモルファスシリコン表面保護層
８とＡｌ５ｉＮ極配線層７相互の原子拡散を防ぐのでポ
ンディングパッド部２のＡＬＳｉ ｍｉ極極線線層はＡ
ｌスパイクや高抵抗層が発生せず、ポンディングパッド
部２に確実かつ接触抵抗の低い状態で外部配線を接続す
ることが可能になる。
ＴｊＮバリア層１０がアモルファスシリコン表面保護層
８とＡｌ５ｉＮ極配線層７相互の原子拡散を防ぐのでポ
ンディングパッド部２のＡＬＳｉ ｍｉ極極線線層はＡ
ｌスパイクや高抵抗層が発生せず、ポンディングパッド
部２に確実かつ接触抵抗の低い状態で外部配線を接続す
ることが可能になる。
（発明の効果〕
この発明によれば基板上のコンタクトホール部に接続す
るＡｔ系電極配線層と、この電極配線層上に積層された
ＴＩＮバリア層と、このバリア層の上に積層されたアモ
ルファスシリコン表面保護層とを備えるのでＡＬ系電極
配線層とアモルファスシリコン表面保護層相互の原子拡
散が防止されその結果ポンディングパッド部のＡＬ系電
極配線層にはＡｌスパイクや高電気抵抗層が発生するこ
とがなくなり、ポンディングパッド部において良好かつ
確実な外部配線との接続が可能となる。
るＡｔ系電極配線層と、この電極配線層上に積層された
ＴＩＮバリア層と、このバリア層の上に積層されたアモ
ルファスシリコン表面保護層とを備えるのでＡＬ系電極
配線層とアモルファスシリコン表面保護層相互の原子拡
散が防止されその結果ポンディングパッド部のＡＬ系電
極配線層にはＡｌスパイクや高電気抵抗層が発生するこ
とがなくなり、ポンディングパッド部において良好かつ
確実な外部配線との接続が可能となる。
第１図はこの発明の実施例に係る半導体集積デバイスを
示す要部模式断面図、第２図は従来の半導体集積デバイ
スの要部模式断面図である。
示す要部模式断面図、第２図は従来の半導体集積デバイ
スの要部模式断面図である。
Claims (1)
- １）基板上のコンタクトホール部に接続するＡｌ系電極
配線層と、この電極配線層上に積層されたＴｉＮバリア
層と、このバリア層の上に積層されたアモルファスシリ
コン表面保護層とを備えることを特徴とする半導体集積
デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8094188A JPH01253257A (ja) | 1988-04-01 | 1988-04-01 | 半導体集積デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8094188A JPH01253257A (ja) | 1988-04-01 | 1988-04-01 | 半導体集積デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01253257A true JPH01253257A (ja) | 1989-10-09 |
Family
ID=13732506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8094188A Pending JPH01253257A (ja) | 1988-04-01 | 1988-04-01 | 半導体集積デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01253257A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992003849A1 (fr) * | 1990-08-21 | 1992-03-05 | Seiko Epson Corporation | Dispositif a semi-conducteur, memoire a semi-conducteur l'utilisant, circuit integre a semi-conducteur cmos et procede de production de ce dispositif |
| WO1992007382A1 (fr) * | 1990-10-22 | 1992-04-30 | Seiko Epson Corporation | Structure de dispositif semi-conducteur et procede de fabrication |
| WO1992007383A1 (fr) * | 1990-10-22 | 1992-04-30 | Seiko Epson Corporation | Dispositif a semi-conducteur |
| US5438023A (en) * | 1994-03-11 | 1995-08-01 | Ramtron International Corporation | Passivation method and structure for a ferroelectric integrated circuit using hard ceramic materials or the like |
-
1988
- 1988-04-01 JP JP8094188A patent/JPH01253257A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992003849A1 (fr) * | 1990-08-21 | 1992-03-05 | Seiko Epson Corporation | Dispositif a semi-conducteur, memoire a semi-conducteur l'utilisant, circuit integre a semi-conducteur cmos et procede de production de ce dispositif |
| US5523595A (en) * | 1990-08-21 | 1996-06-04 | Ramtron International Corporation | Semiconductor device having a transistor, a ferroelectric capacitor and a hydrogen barrier film |
| WO1992007382A1 (fr) * | 1990-10-22 | 1992-04-30 | Seiko Epson Corporation | Structure de dispositif semi-conducteur et procede de fabrication |
| WO1992007383A1 (fr) * | 1990-10-22 | 1992-04-30 | Seiko Epson Corporation | Dispositif a semi-conducteur |
| US5438023A (en) * | 1994-03-11 | 1995-08-01 | Ramtron International Corporation | Passivation method and structure for a ferroelectric integrated circuit using hard ceramic materials or the like |
| US5578867A (en) * | 1994-03-11 | 1996-11-26 | Ramtron International Corporation | Passivation method and structure using hard ceramic materials or the like |
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