JPH01253271A - 半導体素子 - Google Patents
半導体素子Info
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- JPH01253271A JPH01253271A JP63080942A JP8094288A JPH01253271A JP H01253271 A JPH01253271 A JP H01253271A JP 63080942 A JP63080942 A JP 63080942A JP 8094288 A JP8094288 A JP 8094288A JP H01253271 A JPH01253271 A JP H01253271A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラトランジスタ、パワーＭＯ３ＦＥＴ
および絶縁ゲート型バイポーラトランジスタなど高耐圧
を必要とする半導体素子の耐圧構造に関する。
および絶縁ゲート型バイポーラトランジスタなど高耐圧
を必要とする半導体素子の耐圧構造に関する。
以上の高耐圧半導体素子の耐圧構造としてガードリング
やフィールドプレートなどが用いられているが、面積が
少なくて済み、また安定した耐圧が得られることから、
フィールドプレートが多く使用されるようになってきて
いる。次にこれら高耐圧半導体素子に設けられるフィー
ルドプレートとその動作について第３図を参照して説明
する。
やフィールドプレートなどが用いられているが、面積が
少なくて済み、また安定した耐圧が得られることから、
フィールドプレートが多く使用されるようになってきて
いる。次にこれら高耐圧半導体素子に設けられるフィー
ルドプレートとその動作について第３図を参照して説明
する。
第３図は高耐圧半導体素子の部分断面図であり、Ｎ−半
導体基板１． Ｐ″領域２．絶縁膜３．導電金属など
の低抵抗膜４．フィールドプレートの抵抗性膜５．負側
電極６．その端子７．正側電極８゜９とその端子１０を
表わす部分である。第３図において電極６と電極９の間
に正の電圧を印加すると Ｐ″領域２と Ｎ−基板１の
間のＰＮ接合は逆バイアス状態となり、空乏層が Ｎ−
基板１側に拡がって電気的に絶縁される。このときの空
乏層の等電位面は例えば第３図の一点鎖線１１のように
なる。電極８は電極９と等電位にあるから電極６と電極
８の間にも電圧が印加された状態となる。この状態で、
もし抵抗性ｎ＊ ５が形成されていない場合は、 Ｐ″
領域２と Ｎ−基板１の間の耐圧は Ｐ゛領域２の不純
物拡散深さの曲率の大きさで決まり、平面におけるＰＮ
接合の場合に比べてかなり小さい値となるのが普通であ
る。それは ＰＪＴＩ域２の曲率の部分に電界が集中す
るからであり、曲率の大きさと空乏層の長さから計算に
より耐圧を求めた線図を第４図に示す、第４図は横軸を
接合の曲ｍｌ径ｒ４ と空乏層の長さＷ、４ の比とし
、縦軸を平面接合の場合の耐圧を１としたときの関係を
表わした線図であり、第４図から曲率を有する接合は、
通常でも平面接合の場合の半分以下の耐圧しか得られな
いことがわかる。
導体基板１． Ｐ″領域２．絶縁膜３．導電金属など
の低抵抗膜４．フィールドプレートの抵抗性膜５．負側
電極６．その端子７．正側電極８゜９とその端子１０を
表わす部分である。第３図において電極６と電極９の間
に正の電圧を印加すると Ｐ″領域２と Ｎ−基板１の
間のＰＮ接合は逆バイアス状態となり、空乏層が Ｎ−
基板１側に拡がって電気的に絶縁される。このときの空
乏層の等電位面は例えば第３図の一点鎖線１１のように
なる。電極８は電極９と等電位にあるから電極６と電極
８の間にも電圧が印加された状態となる。この状態で、
もし抵抗性ｎ＊ ５が形成されていない場合は、 Ｐ″
領域２と Ｎ−基板１の間の耐圧は Ｐ゛領域２の不純
物拡散深さの曲率の大きさで決まり、平面におけるＰＮ
接合の場合に比べてかなり小さい値となるのが普通であ
る。それは ＰＪＴＩ域２の曲率の部分に電界が集中す
るからであり、曲率の大きさと空乏層の長さから計算に
より耐圧を求めた線図を第４図に示す、第４図は横軸を
接合の曲ｍｌ径ｒ４ と空乏層の長さＷ、４ の比とし
、縦軸を平面接合の場合の耐圧を１としたときの関係を
表わした線図であり、第４図から曲率を有する接合は、
通常でも平面接合の場合の半分以下の耐圧しか得られな
いことがわかる。
第３図に示した抵抗性膜５は絶縁膜３とは異なり一定の
抵抗値をもって負側電極６と正側電極８を接続し、でき
るだけ空乏層の拡がり方を平面接合の場合に近イ９させ
、接合の曲率部分への電界の集中を緩和することにより
、耐圧を平面接合の場合に近づけようとするためのもの
である。すなわち、抵抗性膜５の直下の Ｎ−基板１の
表面には絶縁膜３を通して抵抗体である膜５の電圧が印
加され、その電圧分布は負側電極６から正側電極８へ向
１．て直線的に電圧が上昇する形となり、 Ｎ−基板１
の表面近傍では空乏層が拡げられ Ｐ″領域２と Ｎ−
基板ｌの間の接合は平面接合の場合に近くなる０以上の
ことから、このような素子の耐圧を平面接合の場合の耐
圧に近づけるには負側電極６と正側電極８の間の距離を
大きくすればよいことがわかる。そしてこのフィールド
プレートの抵抗性膜５として通常蒸着などにより形成さ
れる非晶質シリコン膜や多結晶シリコン膜が使用されて
いる。
抵抗値をもって負側電極６と正側電極８を接続し、でき
るだけ空乏層の拡がり方を平面接合の場合に近イ９させ
、接合の曲率部分への電界の集中を緩和することにより
、耐圧を平面接合の場合に近づけようとするためのもの
である。すなわち、抵抗性膜５の直下の Ｎ−基板１の
表面には絶縁膜３を通して抵抗体である膜５の電圧が印
加され、その電圧分布は負側電極６から正側電極８へ向
１．て直線的に電圧が上昇する形となり、 Ｎ−基板１
の表面近傍では空乏層が拡げられ Ｐ″領域２と Ｎ−
基板ｌの間の接合は平面接合の場合に近くなる０以上の
ことから、このような素子の耐圧を平面接合の場合の耐
圧に近づけるには負側電極６と正側電極８の間の距離を
大きくすればよいことがわかる。そしてこのフィールド
プレートの抵抗性膜５として通常蒸着などにより形成さ
れる非晶質シリコン膜や多結晶シリコン膜が使用されて
いる。
以上のように高耐圧を必要とする半導体素子に対して抵
抗性膜を設けることは有効な手段であるが、抵抗性膜に
非晶質シリコンを用いるとき、蒸着法は抵抗値の制御を
十分に行ない難く、再現性よく抵抗性膜を形成するのが
むつかしい。この抵抗値は半導体素子のもれ電流を決定
するので、抵抗値にばらつきが生ずると、それに対応し
てもれ電流も変動することになり、素子特性を悪化させ
る原因となる。また一方抵抗性膜に多結晶シリコン膜を
用いる場合、膜の生成温度が４００’Ｃ前後の高温であ
り、抵抗性膜は金属電極を形成した後に被着するのが普
通であるから、高温処理は金属電極の膜質の劣化を招く
原因となる。
抗性膜を設けることは有効な手段であるが、抵抗性膜に
非晶質シリコンを用いるとき、蒸着法は抵抗値の制御を
十分に行ない難く、再現性よく抵抗性膜を形成するのが
むつかしい。この抵抗値は半導体素子のもれ電流を決定
するので、抵抗値にばらつきが生ずると、それに対応し
てもれ電流も変動することになり、素子特性を悪化させ
る原因となる。また一方抵抗性膜に多結晶シリコン膜を
用いる場合、膜の生成温度が４００’Ｃ前後の高温であ
り、抵抗性膜は金属電極を形成した後に被着するのが普
通であるから、高温処理は金属電極の膜質の劣化を招く
原因となる。
本発明は上述の点に鑑みてなされたものであり、その目
的は比較的低い成膜温度で形成することができ、抵抗値
の安定性が高いフィールドプレートの抵抗性膜を存する
半導体素子を提供することにある。
的は比較的低い成膜温度で形成することができ、抵抗値
の安定性が高いフィールドプレートの抵抗性膜を存する
半導体素子を提供することにある。
上記課題を解決するために本発明の半導体素子はフィー
ルドプレートの抵抗性膜として、プラズマＣ，Ｖ Ｄ法
により低温で再現性よく安定した抵抗値の得られる微結
晶Ｓｉ：Ｈを使用するものである。
ルドプレートの抵抗性膜として、プラズマＣ，Ｖ Ｄ法
により低温で再現性よく安定した抵抗値の得られる微結
晶Ｓｉ：Ｈを使用するものである。
（作用〕
本発明における抵抗性膜は３００°Ｃ程度までの温度で
成膜され、膜厚や比抵抗のばらつきを±１０％以内に再
現性よく制御することができ、不純物を導入す、ること
によって１０９〜１Ｏ−１Ω・ｃｍの広範囲な抵抗値が
得られるのでフィールドプレートとして用いるのに好適
であり、もれ電流の安定な耐圧構造を有する半導体素子
を得ることができる。
成膜され、膜厚や比抵抗のばらつきを±１０％以内に再
現性よく制御することができ、不純物を導入す、ること
によって１０９〜１Ｏ−１Ω・ｃｍの広範囲な抵抗値が
得られるのでフィールドプレートとして用いるのに好適
であり、もれ電流の安定な耐圧構造を有する半導体素子
を得ることができる。
以下本発明を実施例に基づき説明する。
上述のように本発明に用いられる抵抗性膜は微結晶Ｓｉ
：Ｈであり、例えば太陽電池の製造に使用されている
プラズマＣＶＤ法による薄膜製造装置を利用して形成す
ることができる。第１図はその装置構成の要部断面図を
示したものであり、主な部分は、反応容器１２．これを
真空に排気する排気系１３．成膜ガスを供給するガス供
給系】４．カッ ０−ド電１４１５．アノード電極１６
．カソード電極１５に接続されるＲＦ電源１７．アノー
ド電極１６ 上に位置し抵抗性膜を形成する半導体板１
８．アノード電極１６の下方に位置し半導体板１８を加
熱するヒータ １９およびヒータ電源２０からなる。な
お抵抗性膜を形成するまでの素子製造過程は省略し、こ
こでは単に半導体板１日 として扱うことにする。
：Ｈであり、例えば太陽電池の製造に使用されている
プラズマＣＶＤ法による薄膜製造装置を利用して形成す
ることができる。第１図はその装置構成の要部断面図を
示したものであり、主な部分は、反応容器１２．これを
真空に排気する排気系１３．成膜ガスを供給するガス供
給系】４．カッ ０−ド電１４１５．アノード電極１６
．カソード電極１５に接続されるＲＦ電源１７．アノー
ド電極１６ 上に位置し抵抗性膜を形成する半導体板１
８．アノード電極１６の下方に位置し半導体板１８を加
熱するヒータ １９およびヒータ電源２０からなる。な
お抵抗性膜を形成するまでの素子製造過程は省略し、こ
こでは単に半導体板１日 として扱うことにする。
この装置を用いて微結晶Ｓ！ ：Ｈの抵抗性膜を形成す
る方法はほとんど太陽電池の非晶質シリコン膜を形成す
る場合と同じであるから、はじめに通常の非晶質シリコ
ン膜を形成する手順の概要を述べる。まず反応容器Ｉ２
を真空排気系１３により真空度が数ｍ Ｔｏｒｒ以下程
度になるまで排気した後、ガス供給系１４からＨｔを含
む５ｉＨａなどの成膜ガスを反応容器１２内に供給し、
一部真空排気系１３で排気して反応容器１２内の圧力を
Ｉ Ｔｏｒｒ程度に保つ。この後カソード電極１５ と
アノード電極１６にＲＦ電源１７から電力を供給し、雨
量ｉ １５．１６間にプラズマを発生させる。このとき
電［２０によりヒータ １９で約２００°Ｃに加熱され
ているアノード電極１６上の例えばここでは図示してな
い基板上に、画電極１５．１６間に発生したプラズマに
よって非晶質シリコン膜を形成することができる。
る方法はほとんど太陽電池の非晶質シリコン膜を形成す
る場合と同じであるから、はじめに通常の非晶質シリコ
ン膜を形成する手順の概要を述べる。まず反応容器Ｉ２
を真空排気系１３により真空度が数ｍ Ｔｏｒｒ以下程
度になるまで排気した後、ガス供給系１４からＨｔを含
む５ｉＨａなどの成膜ガスを反応容器１２内に供給し、
一部真空排気系１３で排気して反応容器１２内の圧力を
Ｉ Ｔｏｒｒ程度に保つ。この後カソード電極１５ と
アノード電極１６にＲＦ電源１７から電力を供給し、雨
量ｉ １５．１６間にプラズマを発生させる。このとき
電［２０によりヒータ １９で約２００°Ｃに加熱され
ているアノード電極１６上の例えばここでは図示してな
い基板上に、画電極１５．１６間に発生したプラズマに
よって非晶質シリコン膜を形成することができる。
以上の過程は微結晶Ｓｉ ：Ｈの膜を形成するときも同
様であるが、非晶質シリコン膜を形成するときと異なる
のは膜の成長速度である。すなわち、通常の非晶質シリ
コン膜では膜の成長速度は１〜４人／ｓｅｅであるのに
対し、微結晶Ｓｉ 二Ｈ膜を形成するときは成長速度を
遅＜Ｌｏ、１〜０．５人／ｓｅｃ程度とすることである
。このようにしてほぼ１００人の結晶粒をもつＳｉ ：
Ｈ膜を成長させることができる。膜成長速度を低くする
にはＳ ｆ ＨａとＨｚの成膜ガスにおけるＨ！の比率
を高くすること、すなわちＨ２の流量を多くすることで
ある。
様であるが、非晶質シリコン膜を形成するときと異なる
のは膜の成長速度である。すなわち、通常の非晶質シリ
コン膜では膜の成長速度は１〜４人／ｓｅｅであるのに
対し、微結晶Ｓｉ 二Ｈ膜を形成するときは成長速度を
遅＜Ｌｏ、１〜０．５人／ｓｅｃ程度とすることである
。このようにしてほぼ１００人の結晶粒をもつＳｉ ：
Ｈ膜を成長させることができる。膜成長速度を低くする
にはＳ ｆ ＨａとＨｚの成膜ガスにおけるＨ！の比率
を高くすること、すなわちＨ２の流量を多くすることで
ある。
第２図は５ｔＨｎ：Ｈｚ成膜ガスの比率を変えたときの
抵抗性膜を形成する半導体板１８の温度（以下これを成
膜温度と呼ぶ）とＳｉ：Ｈ膜の成長速度との関係を表わ
す線図である。第２図の曲線（イ）はＳ ｉ Ｈ４：
Ｈｚ ＝ １ ： ４１曲線（ロ）はＳ ｉ Ｈａ ：
Ｈ２＝１：９．曲線（ハ）は５ＩＨａ：Ｈｚ＝ １ ：
１４としたものである。第２図かられかるようにＨ２
の２ｉｔ量を多くすることにより膜成長速度が低下し、
曲線（ハ）では微結晶Ｓｔ ：Ｈ膜を得ることができる
。また成膜温度によって膜成長速度はあまり変化しない
から、１００〜２００°Ｃ程度の低温でも微結晶Ｓｉ：
Ｈ膜を成長させることが可能である。この微結晶ＳＬ
：Ｈ膜を抵抗性膜として形成する際、不純物を導入する
ことなく膜成長を行なうと、Ｎ形で比抵抗がｌＯ″Ω・
１程度のものとなるが、不純物としてボロンなどを第１
図のガス供給系１４から導入するとさらに高抵抗の膜が
得られ、同様にｐＨ，などを成膜時に導入することによ
り低抵抗の膜が得られる。以上のように本発明における
抵抗性膜としての微結晶Ｓ１ ：Ｈ膜はＨ，の流量と、
不純物の導入によって１０”〜１Ｏ−１Ω・ｃｍの広い
範囲にわたって抵抗値を制御することが容易である。
抵抗性膜を形成する半導体板１８の温度（以下これを成
膜温度と呼ぶ）とＳｉ：Ｈ膜の成長速度との関係を表わ
す線図である。第２図の曲線（イ）はＳ ｉ Ｈ４：
Ｈｚ ＝ １ ： ４１曲線（ロ）はＳ ｉ Ｈａ ：
Ｈ２＝１：９．曲線（ハ）は５ＩＨａ：Ｈｚ＝ １ ：
１４としたものである。第２図かられかるようにＨ２
の２ｉｔ量を多くすることにより膜成長速度が低下し、
曲線（ハ）では微結晶Ｓｔ ：Ｈ膜を得ることができる
。また成膜温度によって膜成長速度はあまり変化しない
から、１００〜２００°Ｃ程度の低温でも微結晶Ｓｉ：
Ｈ膜を成長させることが可能である。この微結晶ＳＬ
：Ｈ膜を抵抗性膜として形成する際、不純物を導入する
ことなく膜成長を行なうと、Ｎ形で比抵抗がｌＯ″Ω・
１程度のものとなるが、不純物としてボロンなどを第１
図のガス供給系１４から導入するとさらに高抵抗の膜が
得られ、同様にｐＨ，などを成膜時に導入することによ
り低抵抗の膜が得られる。以上のように本発明における
抵抗性膜としての微結晶Ｓ１ ：Ｈ膜はＨ，の流量と、
不純物の導入によって１０”〜１Ｏ−１Ω・ｃｍの広い
範囲にわたって抵抗値を制御することが容易である。
さらにこのようにして得られた微結晶Ｓｉ：Ｈ膜は大面
積のものに対しても膜厚および比抵抗のばらつきが±１
０％以内であるという優れた再現性を有している。
積のものに対しても膜厚および比抵抗のばらつきが±１
０％以内であるという優れた再現性を有している。
〔発明の効果］
バイポーラトランジスタ、パワーＭＯＳ Ｆ ＥＴ。
絶縁ゲート型バイポーラトランジスタなどの高耐圧半導
体素子に設けるフィールドプレートの抵抗性膜は従来蒸
着法などによる非晶質シリコン膜や多結晶シリコン膜を
用いていたが、これらは抵抗値の制御や再現性に劣り、
また高温処理を必要とするなど満足すべきものが得られ
なかったのに対し、本発明では実施例で述べたように、
プラズマＣＶＤ法による薄膜製造装置を利用して成膜ガ
スのＳｉＨ４：ＨｚのＨｚ ａ量を多くして成膜速度を
低下させ、微結晶Ｓｔ ：Ｈ膜を低温で形成するととも
に不純物を導入して抵抗値が広範囲に制御可能な膜とし
、この抵抗値が安定で再現性のよい微結晶Ｓｔ ：Ｈ膜
をフィールドプレートに好適な抵抗性膜として用いたた
め、もれ電流にばらつきのない特性の安定な耐圧構造を
もつ半導体素子を構成することができるという大きな効
果を得ることができる。
体素子に設けるフィールドプレートの抵抗性膜は従来蒸
着法などによる非晶質シリコン膜や多結晶シリコン膜を
用いていたが、これらは抵抗値の制御や再現性に劣り、
また高温処理を必要とするなど満足すべきものが得られ
なかったのに対し、本発明では実施例で述べたように、
プラズマＣＶＤ法による薄膜製造装置を利用して成膜ガ
スのＳｉＨ４：ＨｚのＨｚ ａ量を多くして成膜速度を
低下させ、微結晶Ｓｔ ：Ｈ膜を低温で形成するととも
に不純物を導入して抵抗値が広範囲に制御可能な膜とし
、この抵抗値が安定で再現性のよい微結晶Ｓｔ ：Ｈ膜
をフィールドプレートに好適な抵抗性膜として用いたた
め、もれ電流にばらつきのない特性の安定な耐圧構造を
もつ半導体素子を構成することができるという大きな効
果を得ることができる。
第１図は本発明における微結晶Ｓｉ：ＨＷＪを形成する
装置の要部断面図、第２図はＨ２流量をパラメータとす
る成膜温度と膜成長速度との関係を示す線図、第３図は
フィールドプレートを存する半導体素子の部゛分断面図
、第４図は曲率をもつＰＮ接合の曲率半径と空乏層の長
さとの比に対する耐圧の関係線図である。 ■・・・ Ｎ−半導体基板、２・・・ Ｐ′領領域３・
・・絶縁膜、５・・・抵抗性膜、６・・・負側電極、８
，９・・・正側電極、１１・・・バイアス時の等電位面
、１２・・・反応容器、１３・・・真空排気系、１４・
・・ガス供給系、１５・・・力゛ノードｙ １ 図 へ騨、温度（Ｃ） ぢ ２ 図
装置の要部断面図、第２図はＨ２流量をパラメータとす
る成膜温度と膜成長速度との関係を示す線図、第３図は
フィールドプレートを存する半導体素子の部゛分断面図
、第４図は曲率をもつＰＮ接合の曲率半径と空乏層の長
さとの比に対する耐圧の関係線図である。 ■・・・ Ｎ−半導体基板、２・・・ Ｐ′領領域３・
・・絶縁膜、５・・・抵抗性膜、６・・・負側電極、８
，９・・・正側電極、１１・・・バイアス時の等電位面
、１２・・・反応容器、１３・・・真空排気系、１４・
・・ガス供給系、１５・・・力゛ノードｙ １ 図 へ騨、温度（Ｃ） ぢ ２ 図
Claims (1)
- １）第１導電型半導体基板に第２導電型領域を有し、前
記半導体基板と前記第２導電型領域に逆バイアスを印加
することにより空乏層の拡がる前記半導体基板の表面に
設けられた絶縁膜を介して抵抗性膜によって電圧を印加
する半導体素子であって、前記抵抗性膜として微結晶Ｓ
ｉ：Ｈ膜を用いることを特徴とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080942A JPH01253271A (ja) | 1988-04-01 | 1988-04-01 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080942A JPH01253271A (ja) | 1988-04-01 | 1988-04-01 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01253271A true JPH01253271A (ja) | 1989-10-09 |
Family
ID=13732542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63080942A Pending JPH01253271A (ja) | 1988-04-01 | 1988-04-01 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01253271A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL1000892C2 (nl) * | 1994-07-27 | 1997-07-29 | Sharp Kk | Dunne-film halfgeleiderinrichting, dunne-film transistor en werkwijze voor het vervaardigen ervan. |
| KR100393955B1 (ko) * | 1995-12-09 | 2003-08-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 미정질 반도체 막을 포함하는 반도체 장치 |
-
1988
- 1988-04-01 JP JP63080942A patent/JPH01253271A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL1000892C2 (nl) * | 1994-07-27 | 1997-07-29 | Sharp Kk | Dunne-film halfgeleiderinrichting, dunne-film transistor en werkwijze voor het vervaardigen ervan. |
| US5796116A (en) * | 1994-07-27 | 1998-08-18 | Sharp Kabushiki Kaisha | Thin-film semiconductor device including a semiconductor film with high field-effect mobility |
| US6271062B1 (en) | 1994-07-27 | 2001-08-07 | Sharp Kabushiki Kaisha | Thin film semiconductor device including a semiconductor film with high field-effect mobility |
| KR100393955B1 (ko) * | 1995-12-09 | 2003-08-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 미정질 반도체 막을 포함하는 반도체 장치 |
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