JPH01253309A - レベルシフト回路 - Google Patents
レベルシフト回路Info
- Publication number
- JPH01253309A JPH01253309A JP63080661A JP8066188A JPH01253309A JP H01253309 A JPH01253309 A JP H01253309A JP 63080661 A JP63080661 A JP 63080661A JP 8066188 A JP8066188 A JP 8066188A JP H01253309 A JPH01253309 A JP H01253309A
- Authority
- JP
- Japan
- Prior art keywords
- cmos
- circuit
- dimensions
- type
- level shift
- Prior art date
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- Granted
Links
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はある電圧振幅の信号を、別の電圧振幅の信号に
変換するレベルシフト回路に関し、特にフラットパネル
等を駆動するために低電圧のロジック信号を高電圧のフ
ラットパネル駆動信号に変換する高耐圧ＩＣのレベルシ
フト回路に関する。
変換するレベルシフト回路に関し、特にフラットパネル
等を駆動するために低電圧のロジック信号を高電圧のフ
ラットパネル駆動信号に変換する高耐圧ＩＣのレベルシ
フト回路に関する。
従来この種のレベルシフト回路は、第３図に例を示す様
にＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴのドレイン同士
を接続した１つのＣＭＯＳ回路と素子寸法（いわゆるデ
イメンジョン）が等しいもう１つのＣＭＯＳ回路を用意
し、一方のＣＭＯＳ回路のＰ型ＭＯＳＦＥＴのゲートを
他方のＣＭＯＳ回路の共通ドレインにそれぞれ交互に接
続し、Ｎ型ＭＯＳＦＥＴのそれぞれのゲートに反対の極
性の低電圧信号を入力し、ドレインから高電圧信号を取
り出していた。
にＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴのドレイン同士
を接続した１つのＣＭＯＳ回路と素子寸法（いわゆるデ
イメンジョン）が等しいもう１つのＣＭＯＳ回路を用意
し、一方のＣＭＯＳ回路のＰ型ＭＯＳＦＥＴのゲートを
他方のＣＭＯＳ回路の共通ドレインにそれぞれ交互に接
続し、Ｎ型ＭＯＳＦＥＴのそれぞれのゲートに反対の極
性の低電圧信号を入力し、ドレインから高電圧信号を取
り出していた。
上述した従来の技術では、それぞれのＣＭＯＳのＮ型と
Ｐ型のデイメンジョンは異なるが、２つの０ＭＯ８で対
応するもの同士は同じものである。
Ｐ型のデイメンジョンは異なるが、２つの０ＭＯ８で対
応するもの同士は同じものである。
ケート長り、ゲート幅Ｗ等のデイメンジョンは、Ｎ型と
Ｐ型のＭＯＳ ＦＥＴでは電流能力が違うため、一般に
ある１つのＣＭＯＳ回路ではＮ型Ｐ型相互のデイメンジ
ョン比は変えている。通常、この種のレベルシフト回路
は第３図に示す様に一方の共通ドレインを出力に取り出
すか、別のＣＭＯＳ回路のゲートに接続し、もう１方の
共通ドレインは外に接続しない。この様に２段のＣＭＯ
Ｓにおいてそれぞれ共通ドレインにつながる負荷が異る
ため、２段の０ＭＯ８を同じデイメンジョンにした場合
、重い負荷を十分駆動できる様にデイメンジョンを決め
るため、軽い負荷の０ＭＯ８に対しては大きすぎて無駄
となり、素子面積が増加する。
Ｐ型のＭＯＳ ＦＥＴでは電流能力が違うため、一般に
ある１つのＣＭＯＳ回路ではＮ型Ｐ型相互のデイメンジ
ョン比は変えている。通常、この種のレベルシフト回路
は第３図に示す様に一方の共通ドレインを出力に取り出
すか、別のＣＭＯＳ回路のゲートに接続し、もう１方の
共通ドレインは外に接続しない。この様に２段のＣＭＯ
Ｓにおいてそれぞれ共通ドレインにつながる負荷が異る
ため、２段の０ＭＯ８を同じデイメンジョンにした場合
、重い負荷を十分駆動できる様にデイメンジョンを決め
るため、軽い負荷の０ＭＯ８に対しては大きすぎて無駄
となり、素子面積が増加する。
又、信号の変化時にＰ型からＮ型へ向って貫通電流が流
れるが、デイメンジョンが大きい程この電流が大きいた
めに、余分に大きいデイメンジョンは、消費電力の増大
につながる。
れるが、デイメンジョンが大きい程この電流が大きいた
めに、余分に大きいデイメンジョンは、消費電力の増大
につながる。
本発明のレベルシフト回路は、Ｎ型とＰ型のＭＯＳ
ＦＥＴのドレイン同士をつないだＣＭＯＳ回路を２段用
意し、一方のＣＭＯＳ回路のＰ型ＭＯＳＦＥＴのゲート
を他方のＣＭＯＳ回路の共通ドレインにそれぞれ交互に
接続し、Ｎ型ＭＯＳＦＥＴのゲートに低電圧信号を入力
し、共通ドレインから高電圧信号を取り出すタイプのレ
ベルシフト回路において、２段のＣＭＯＳ回路のうち、
ドレインにつながる負荷が小さい方のＣＭＯＳ回路のデ
イメンジョンを相対的に小さく設定している。
ＦＥＴのドレイン同士をつないだＣＭＯＳ回路を２段用
意し、一方のＣＭＯＳ回路のＰ型ＭＯＳＦＥＴのゲート
を他方のＣＭＯＳ回路の共通ドレインにそれぞれ交互に
接続し、Ｎ型ＭＯＳＦＥＴのゲートに低電圧信号を入力
し、共通ドレインから高電圧信号を取り出すタイプのレ
ベルシフト回路において、２段のＣＭＯＳ回路のうち、
ドレインにつながる負荷が小さい方のＣＭＯＳ回路のデ
イメンジョンを相対的に小さく設定している。
次に、図面を参照して、本発明をより詳細に説明する。
第１図は本発明の一実施例の回路図である。ＭＮ １
、 ＭＮ ２はＮ型ＭＯＳ ＦＥＴであり、回路上ドレ
インに高電圧がかかるため、ドレインに低濃度層を入れ
るいわゆるオフセラ）ＭＯＳ構造をとルコトで、ドレイ
ンの高耐圧化をはかっている。
、 ＭＮ ２はＮ型ＭＯＳ ＦＥＴであり、回路上ドレ
インに高電圧がかかるため、ドレインに低濃度層を入れ
るいわゆるオフセラ）ＭＯＳ構造をとルコトで、ドレイ
ンの高耐圧化をはかっている。
ＭＰＩ、ＭＰ２はＰ型ＭＯＳＦＥＴであり、回路上ドレ
インとゲートにも高電圧がかかるため、上記のオフセッ
ト構造をとる他に、ゲート酸化膜ヲ厚くシてゲートの高
耐圧化もはかっている。負荷容量Ｃ１は、外部につなが
る負荷か、次段の回路の等価的な容量を表わしている。
インとゲートにも高電圧がかかるため、上記のオフセッ
ト構造をとる他に、ゲート酸化膜ヲ厚くシてゲートの高
耐圧化もはかっている。負荷容量Ｃ１は、外部につなが
る負荷か、次段の回路の等価的な容量を表わしている。
通常ＭＯＳＦＥＴのゲート長りはプロセスで決まるため
、素子のデイメンジョンはゲート幅Ｗを変える。ＭＯＳ
ＦＥＴ ＭＮＩ、ＭＰＩで構成される第１の０ＭＯ
３のデイメンジョンＸやＩＩＸＰＩのｎ倍のデイメンジ
ョンｎ ＸＮＩ ｒ ｎ ＸｐｒをＭＯＳ Ｆ’ＥＴ
ＭＮ２．ＭＰ２で構成される第２の０ＭＯ８（７）デイ
メンジョンとしている。ｎは負荷容ｉｔ ＣＬ□と寄生
容ｆｔ Ｃｐ ＋との比でほぼ決まりｎ ”； ＣＬｌ
／ Ｃｐｌとなる。通常ＣＬｌ＞ Ｃｐ＋であるため
ｎ＞１となる。
、素子のデイメンジョンはゲート幅Ｗを変える。ＭＯＳ
ＦＥＴ ＭＮＩ、ＭＰＩで構成される第１の０ＭＯ
３のデイメンジョンＸやＩＩＸＰＩのｎ倍のデイメンジ
ョンｎ ＸＮＩ ｒ ｎ ＸｐｒをＭＯＳ Ｆ’ＥＴ
ＭＮ２．ＭＰ２で構成される第２の０ＭＯ８（７）デイ
メンジョンとしている。ｎは負荷容ｉｔ ＣＬ□と寄生
容ｆｔ Ｃｐ ＋との比でほぼ決まりｎ ”； ＣＬｌ
／ Ｃｐｌとなる。通常ＣＬｌ＞ Ｃｐ＋であるため
ｎ＞１となる。
ｘ、、、Ｘ、、の絶対的な値は要求されるスピード、消
費電力ＭＯＳＦＥＴの電流能力等で決まる。
費電力ＭＯＳＦＥＴの電流能力等で決まる。
低電圧信号ＩＮと低電圧信号ＩＮはそれぞれ逆の極性の
信号で各端子３，４にそれぞれ入力される。今、信号Ｉ
Ｎが論理レベルＬ、信号ＩＮが“′Ｈ″の時、ＭＯＳ
ＦＥＴ ＭＮＩはオフ、ＭＯＳ ＦＥＴ ＭＮ２
はオンとなりＭＯＳ ＦＥＴＭＰＩのゲート電位が下
がり、ＭＯＳ ＦＥＴＭＰＩがオンとなり、ＭＯＳ
ＦＥＴ ＭＰＩのドレイン電位が上昇してＭＯＳ
ＦＥＴ ＭＰ２をオフさせて、高電圧信号の端子５
が“Ｈ”となる。逆に、信号下Ｘを゛Ｈ゛′、信号ＩＮ
を“Ｌ”とすると高電圧信号の端子５は“Ｌ”となる。
信号で各端子３，４にそれぞれ入力される。今、信号Ｉ
Ｎが論理レベルＬ、信号ＩＮが“′Ｈ″の時、ＭＯＳ
ＦＥＴ ＭＮＩはオフ、ＭＯＳ ＦＥＴ ＭＮ２
はオンとなりＭＯＳ ＦＥＴＭＰＩのゲート電位が下
がり、ＭＯＳ ＦＥＴＭＰＩがオンとなり、ＭＯＳ
ＦＥＴ ＭＰＩのドレイン電位が上昇してＭＯＳ
ＦＥＴ ＭＰ２をオフさせて、高電圧信号の端子５
が“Ｈ”となる。逆に、信号下Ｘを゛Ｈ゛′、信号ＩＮ
を“Ｌ”とすると高電圧信号の端子５は“Ｌ”となる。
この様に低電圧信号ＩＮ、ＩＮによって端子５の高電圧
信号を制御する事ができる。
信号を制御する事ができる。
前述したように、負荷容量ＣＬ １）寄生容ｆｔ Ｃｐ
１のためＭＯＳ ＦＥＴ ＭＮＩ、ＭＰＩのデイメ
ンジョンは小さくても十分速く駆動できる。ＭＯＳＦＥ
Ｔ ＭＮＩがオフからオンに変わる時、ＭＯＳ Ｆ
ＥＴ ＭＰＩはまだオンになっているため、−時的に
オンオンの期間あり、ＭＯＳ ＦＥＴＭＰＩ、ＭＮＩ
を通る貫通電流が流れる。ＭＯＳＦＥＴ ＭＮＩ、Ｍ
ＰＩのデイメンジョンを小さくする事で、この貫通電流
を小さくし、消費電力を下げる事ができる。又、デイメ
ンジョンを小さくする事で大幅な素子面積の削減が可能
となる。
１のためＭＯＳ ＦＥＴ ＭＮＩ、ＭＰＩのデイメ
ンジョンは小さくても十分速く駆動できる。ＭＯＳＦＥ
Ｔ ＭＮＩがオフからオンに変わる時、ＭＯＳ Ｆ
ＥＴ ＭＰＩはまだオンになっているため、−時的に
オンオンの期間あり、ＭＯＳ ＦＥＴＭＰＩ、ＭＮＩ
を通る貫通電流が流れる。ＭＯＳＦＥＴ ＭＮＩ、Ｍ
ＰＩのデイメンジョンを小さくする事で、この貫通電流
を小さくし、消費電力を下げる事ができる。又、デイメ
ンジョンを小さくする事で大幅な素子面積の削減が可能
となる。
第２図は本発明の他の実施例の回路図である。
第１図の実施例と同様にＭＯＳ ＦＥＴ ＭＮ３゜
ＭＮ４．ＭＰ３．ＭＰ４のドレインは全て高耐圧化し、
ＭＯＳ ＦＥＴ ＭＮ３とＭＮ４）１ゲートも高耐
圧化している。この実施例ではＰ型ＭＯＳＦＥＴ側に低
電圧信号を入力するため、負の高電圧信号に変換する事
ができる。第１図の実施例と同様に低消費電力で小型の
レベルシフト回路が構成できる。
ＭＮ４．ＭＰ３．ＭＰ４のドレインは全て高耐圧化し、
ＭＯＳ ＦＥＴ ＭＮ３とＭＮ４）１ゲートも高耐
圧化している。この実施例ではＰ型ＭＯＳＦＥＴ側に低
電圧信号を入力するため、負の高電圧信号に変換する事
ができる。第１図の実施例と同様に低消費電力で小型の
レベルシフト回路が構成できる。
以上説明したように、本発明は第１図の実施例ではＭＯ
Ｓ ＦＥＴ ＭＮＩ、ＭＰＩ、ＭＮ２．ＭＰ２のデイ
メンジョンをドレインにつながる容量に合わせて、寄生
容量程度の小さな容量がつながるＭＯＳ ＦＥＴ
ＭＮＩ、ＭＰＩのデイメンジョンは小さくし、大きな負
荷容量がつながるＭＯＳ ＦＥＴ ＭＮ２．ＭＰ２の
デイメンジョンは大きくする事で、あるスピードを得る
最適のデイメンジョンが構成でき、従来技術のレベルシ
フト回路に比べ大幅な素子面積の削減と消費電力の低下
が実現できる。
Ｓ ＦＥＴ ＭＮＩ、ＭＰＩ、ＭＮ２．ＭＰ２のデイ
メンジョンをドレインにつながる容量に合わせて、寄生
容量程度の小さな容量がつながるＭＯＳ ＦＥＴ
ＭＮＩ、ＭＰＩのデイメンジョンは小さくし、大きな負
荷容量がつながるＭＯＳ ＦＥＴ ＭＮ２．ＭＰ２の
デイメンジョンは大きくする事で、あるスピードを得る
最適のデイメンジョンが構成でき、従来技術のレベルシ
フト回路に比べ大幅な素子面積の削減と消費電力の低下
が実現できる。
第１図は本発明の一実施例の等価回路図、第２図は本発
明の他の実施例の等価回路図、第３図は従来の回路の等
価回路図を示す。 ＭＮ１〜６・・・・・・Ｎ型ＭＯＳＦＥＴ％ＭＰ１〜６
・・・・・・Ｐ型ＭＯＳＦＥＴ％ＣＰＩ〜ＣＰ！・・・
・・・寄生容量、ＯＬＩ〜ＣＬ３・・・・・・負荷容量
。 １・・・・・・グラウンド、２・・・・・・高電圧電源
、３・・・・・・低電圧信号丁瓦、４・・・・・・低電
圧信号ＩＮ、５・・・・・・高電圧信号、６・・・・・
・グラウンド、７・・・・・・高電圧負電源、８・・・
・・・低電圧信号ＩＮ、９・・・・・・低電圧信号ＩＮ
、１０・・・・・・高電圧信号、１１・・・・・・グラ
ウンド、１２・・・・・・高電圧電源、１３・・・・・
・低電圧信号ＩＮ、１４・・・・・・低電圧信号下に、
１５・・・・・・高電圧信号。 代理人 弁理士 内 原 晋 消／図 躬３図
明の他の実施例の等価回路図、第３図は従来の回路の等
価回路図を示す。 ＭＮ１〜６・・・・・・Ｎ型ＭＯＳＦＥＴ％ＭＰ１〜６
・・・・・・Ｐ型ＭＯＳＦＥＴ％ＣＰＩ〜ＣＰ！・・・
・・・寄生容量、ＯＬＩ〜ＣＬ３・・・・・・負荷容量
。 １・・・・・・グラウンド、２・・・・・・高電圧電源
、３・・・・・・低電圧信号丁瓦、４・・・・・・低電
圧信号ＩＮ、５・・・・・・高電圧信号、６・・・・・
・グラウンド、７・・・・・・高電圧負電源、８・・・
・・・低電圧信号ＩＮ、９・・・・・・低電圧信号ＩＮ
、１０・・・・・・高電圧信号、１１・・・・・・グラ
ウンド、１２・・・・・・高電圧電源、１３・・・・・
・低電圧信号ＩＮ、１４・・・・・・低電圧信号下に、
１５・・・・・・高電圧信号。 代理人 弁理士 内 原 晋 消／図 躬３図
Claims (1)
- Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴのドレイン同士を
つないだＣＭＯＳ回路を２段用意し、一方のＣＭＯＳ回
路の一導電型ＭＯＳＦＥＴのゲートを他方のＣＭＯＳ回
路の共通ドレインにそれぞれ交互に接続し、反対導電型
ＭＯＳＦＥＴのゲートにある電圧振幅の信号を入力し、
共通ドレインから別の電圧振幅の信号を取り出すレベル
シフト回路において、２段のＣＭＯＳ回路のうちドレイ
ンにつながる負荷が小さい方のＣＭＯＳ回路の素子寸法
を相対的に小さくする事を特徴とするレベルシフト回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080661A JPH0691442B2 (ja) | 1988-03-31 | 1988-03-31 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080661A JPH0691442B2 (ja) | 1988-03-31 | 1988-03-31 | レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01253309A true JPH01253309A (ja) | 1989-10-09 |
| JPH0691442B2 JPH0691442B2 (ja) | 1994-11-14 |
Family
ID=13724545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63080661A Expired - Lifetime JPH0691442B2 (ja) | 1988-03-31 | 1988-03-31 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691442B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003007477A1 (en) * | 2001-07-12 | 2003-01-23 | Sanyo Electric Co.,Ltd. | Level converter circuit |
| US7323923B2 (en) | 2004-08-30 | 2008-01-29 | Matsushita Electric Industrial Co., Ltd. | Driver circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4486670A (en) * | 1982-01-19 | 1984-12-04 | Intersil, Inc. | Monolithic CMOS low power digital level shifter |
-
1988
- 1988-03-31 JP JP63080661A patent/JPH0691442B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4486670A (en) * | 1982-01-19 | 1984-12-04 | Intersil, Inc. | Monolithic CMOS low power digital level shifter |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003007477A1 (en) * | 2001-07-12 | 2003-01-23 | Sanyo Electric Co.,Ltd. | Level converter circuit |
| US7078934B2 (en) | 2001-07-12 | 2006-07-18 | Sanyo Electric Co., Ltd. | Level conversion circuit |
| US7323923B2 (en) | 2004-08-30 | 2008-01-29 | Matsushita Electric Industrial Co., Ltd. | Driver circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691442B2 (ja) | 1994-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081114 Year of fee payment: 14 |