JPS6290031A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6290031A JPS6290031A JP60231914A JP23191485A JPS6290031A JP S6290031 A JPS6290031 A JP S6290031A JP 60231914 A JP60231914 A JP 60231914A JP 23191485 A JP23191485 A JP 23191485A JP S6290031 A JPS6290031 A JP S6290031A
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- Japan
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- gate
- fet
- mosfet
- signal
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は相補型金属酸化膜半導体集積回路（以下ＣＭ
Ｏ８集積回路という）に関するものである。
Ｏ８集積回路という）に関するものである。
第４図は従来のこの種の半導体集積回路の一例のＣＭＯ
Ｓインバータ回路を示す回路図であり、図において（１
）はＰ型ＭＯＳＦＥＴ （以下Ｐ ＭＯＳＦＥＴ と
いう）、（２）はＮ型ＭＯＳＦＥＴ （Ｎ下Ｎ ＭＯＳ
ＦＥＴ という）、（３）は電源端子、（４１は接地端
子、（５）は入力端子、（６）は出力端子である。
Ｓインバータ回路を示す回路図であり、図において（１
）はＰ型ＭＯＳＦＥＴ （以下Ｐ ＭＯＳＦＥＴ と
いう）、（２）はＮ型ＭＯＳＦＥＴ （Ｎ下Ｎ ＭＯＳ
ＦＥＴ という）、（３）は電源端子、（４１は接地端
子、（５）は入力端子、（６）は出力端子である。
電源端子（３）と接地端子（４）間にＰ ＭＯＳＦＥＴ
ｆｉｌとＮＭＯＳＦＥＴ ＋２）が直列に接続されて
いて、入力端子（５）が各ＭＯ３ＦＥＴ ［１１、＋２
）のゲートに接続され、出力端子（６）がＰ ＭＯＳＦ
ＥＴ ｆｉｌとＮ ＭＯＳＦＥＴ ＋２１の接続部に接
続されている。
ｆｉｌとＮＭＯＳＦＥＴ ＋２）が直列に接続されて
いて、入力端子（５）が各ＭＯ３ＦＥＴ ［１１、＋２
）のゲートに接続され、出力端子（６）がＰ ＭＯＳＦ
ＥＴ ｆｉｌとＮ ＭＯＳＦＥＴ ＋２１の接続部に接
続されている。
入力端子（５）に“Ｌ″レベル信号が入力されると、Ｐ
ＭＯＳＦＥＴｔｌｌが導通状態とな、０、Ｎ ＭＯＳ
ＦＥＴ（２）が非導通状態となるため、出力端子（６）
に゛Ｈ″レベルの信号が現われる。入力端子（５）に”
Ｈ＃レベルの信号が入力されると、Ｐ Ｍ ０８ＦＥＴ
ｆｉｌが非導通状態となり、Ｎ ＭＯＳＦＥＴ（２）
が導通状態となるため出力端子（６）に″″Ｌ＃Ｌ＃レ
ベルが現われる。
ＭＯＳＦＥＴｔｌｌが導通状態とな、０、Ｎ ＭＯＳ
ＦＥＴ（２）が非導通状態となるため、出力端子（６）
に゛Ｈ″レベルの信号が現われる。入力端子（５）に”
Ｈ＃レベルの信号が入力されると、Ｐ Ｍ ０８ＦＥＴ
ｆｉｌが非導通状態となり、Ｎ ＭＯＳＦＥＴ（２）
が導通状態となるため出力端子（６）に″″Ｌ＃Ｌ＃レ
ベルが現われる。
従来のＣＭＯＳインバータ回路は以上のように構成され
ているので、入力信号がＬ”レベルよりＩ ＨＩＴレベ
ルへ、あるいは″Ｈ＃レベルよす”Ｌ”レベルへ瞬時に
変化する場合は、Ｐ ＭＯＳＦＥＴＭＩＩと８ＭＯＳ
ＦＥＴ （２＋が同時に導通状態になることがないため
、電源端子（３）から接地端子（４）へ電流が流れる（
以下この電流を貫通電流という）ことはないが、一般に
、入力信号には、″Ｌ”レベルより“Ｈ＃レベルへ、＠
Ｈ″レベルよジ°Ｌ”レベルへ変化する際に遷移期間が
存在し、この遷移期間に貫通１流が流れる。
ているので、入力信号がＬ”レベルよりＩ ＨＩＴレベ
ルへ、あるいは″Ｈ＃レベルよす”Ｌ”レベルへ瞬時に
変化する場合は、Ｐ ＭＯＳＦＥＴＭＩＩと８ＭＯＳ
ＦＥＴ （２＋が同時に導通状態になることがないため
、電源端子（３）から接地端子（４）へ電流が流れる（
以下この電流を貫通電流という）ことはないが、一般に
、入力信号には、″Ｌ”レベルより“Ｈ＃レベルへ、＠
Ｈ″レベルよジ°Ｌ”レベルへ変化する際に遷移期間が
存在し、この遷移期間に貫通１流が流れる。
すなわち、入力信号の遷移期間中のアナログ的な変化に
つれて、Ｐ１■０８ＦＥＴ（１）とＮ ＭＯＳＦＥＴｔ
２１の導通状態も同時にアナログ的に変化し、遷移期間
中は両方のＭＯＳＦＥＴｆｌｌ 、 ＋２１とも完全な
導通状態のときに比べてインピーダンスが高い状態であ
るが導通状態となり、貫通電流が流れる。
つれて、Ｐ１■０８ＦＥＴ（１）とＮ ＭＯＳＦＥＴｔ
２１の導通状態も同時にアナログ的に変化し、遷移期間
中は両方のＭＯＳＦＥＴｆｌｌ 、 ＋２１とも完全な
導通状態のときに比べてインピーダンスが高い状態であ
るが導通状態となり、貫通電流が流れる。
通常、ＣＭＯ３集積回路の外部の集積回路を駆動する出
力バッファはＣＭＯＳインバータ回路で構成されている
が、駆動する外部の集積回路が多い場合、貫通電流が大
きくなｐ、消費電力の増大を招くとともに、発熱により
安定度が低下するという問題があった。
力バッファはＣＭＯＳインバータ回路で構成されている
が、駆動する外部の集積回路が多い場合、貫通電流が大
きくなｐ、消費電力の増大を招くとともに、発熱により
安定度が低下するという問題があった。
この発明は上記のような問題を解消するためになされ之
もので、貫通電流の流れないＣＭＯ８集積回路を得るこ
とを目的とする。
もので、貫通電流の流れないＣＭＯ８集積回路を得るこ
とを目的とする。
この発明に係る半導体集積回路は、直列に接続した２個
のＰ ＭＯＳＦＥＴ と直列に接続した２個の８ＭＯ
ＳＦＥＴ を電源端子と接地端子間に直列に接続し、
入力信号を上記２個のＰ ＭＯＳＦＥＴの一方のＦｇｒ
のゲートと上記２個のＮ ＭＯＳＦＥＴの一方のＦＥＴ
のゲートに直接加え、上記２個のＰ ＭＯＳＦＥＴの
他方のＦＥＴのゲートと上記２個のＮ ＭＯＳＦＥＴの
他方のＦＥＴのゲートに遅延回路を介して加え、出力端
子を上記直列に接続した２個のＰ ＭＯＳＦＥＴと上
記直列に接続した２個のＮ ＭＯＳＦＥＴの接続部に接
続したものである。
のＰ ＭＯＳＦＥＴ と直列に接続した２個の８ＭＯ
ＳＦＥＴ を電源端子と接地端子間に直列に接続し、
入力信号を上記２個のＰ ＭＯＳＦＥＴの一方のＦｇｒ
のゲートと上記２個のＮ ＭＯＳＦＥＴの一方のＦＥＴ
のゲートに直接加え、上記２個のＰ ＭＯＳＦＥＴの
他方のＦＥＴのゲートと上記２個のＮ ＭＯＳＦＥＴの
他方のＦＥＴのゲートに遅延回路を介して加え、出力端
子を上記直列に接続した２個のＰ ＭＯＳＦＥＴと上
記直列に接続した２個のＮ ＭＯＳＦＥＴの接続部に接
続したものである。
この発明に係る半導体集積回路では、各ＭＯＳＦＥＴの
ゲートに印加される信号に、遅延回路によってＰ ＭＯ
ＳＦＥＴ間、オヨびＮ ＭＯＳＦＥＴ１間で遷移期間の
ずれが生じ、電源端子と接地端子間に直列に接続した４
個のＭＯＳＦＥＴ が同時に導通状態になることがなく
、貫通電流が流れることがない。
ゲートに印加される信号に、遅延回路によってＰ ＭＯ
ＳＦＥＴ間、オヨびＮ ＭＯＳＦＥＴ１間で遷移期間の
ずれが生じ、電源端子と接地端子間に直列に接続した４
個のＭＯＳＦＥＴ が同時に導通状態になることがなく
、貫通電流が流れることがない。
第１図はこの発明の一実施例を示す回路図であり、図に
おいて＋３１ 、 （４１、＋５１ 、 ＋６１は第４
図の同一符号と同一または相当する部分を示し、（ｌａ
）、（ｌｂ）はＰ ＭＯＳＦＥＴ 、 （２ａ）、（
２ｂ）はＮ ＭＯｓｐａＴ、 ＋７＋は遅延回路である
。
おいて＋３１ 、 （４１、＋５１ 、 ＋６１は第４
図の同一符号と同一または相当する部分を示し、（ｌａ
）、（ｌｂ）はＰ ＭＯＳＦＥＴ 、 （２ａ）、（
２ｂ）はＮ ＭＯｓｐａＴ、 ＋７＋は遅延回路である
。
（源端子（３）と接地端子（４）間に、直列に接続され
た２個のＰ ＋ｖＤＳＦｇＴ （ｌａ）、（ｌｂ）と直
列に接続された２個のＮ ＭＯＳＦＥＴ（２ａ）、（２
ｂ）が直列に接続され、入力端子（５）がＰ ＮＤＳ
ＦＢＴ （ｌａ）のゲートとＮ ＭＯＳＦＥＴ （２ａ
） （７）ゲートに直接接続され、Ｐ ＭＯＳＦＥＴ（
１ｂ）のゲートとＮ ＭＯＳＦＥＴ （２ｂ）のゲート
に遅延回路（７）ヲ介して接続され、出力端子（６）が
２ＭＯＳＦＥＴ（ｌａ）とＮ ＭＯＳＦＥＴ （２ａ
）の接続部に接続されている。
た２個のＰ ＋ｖＤＳＦｇＴ （ｌａ）、（ｌｂ）と直
列に接続された２個のＮ ＭＯＳＦＥＴ（２ａ）、（２
ｂ）が直列に接続され、入力端子（５）がＰ ＮＤＳ
ＦＢＴ （ｌａ）のゲートとＮ ＭＯＳＦＥＴ （２ａ
） （７）ゲートに直接接続され、Ｐ ＭＯＳＦＥＴ（
１ｂ）のゲートとＮ ＭＯＳＦＥＴ （２ｂ）のゲート
に遅延回路（７）ヲ介して接続され、出力端子（６）が
２ＭＯＳＦＥＴ（ｌａ）とＮ ＭＯＳＦＥＴ （２ａ
）の接続部に接続されている。
第２図は第１図に示す実施例の動作を示す説明トとＮ
、Ｋ）ＳＦＥＴ（２ａ）のゲートに印加される入力信号
、（１２）はＰ ＭＯＳＦＥＴ （ｌｂ）のゲートとＮ
ＭＯＳＦＥＴ（２ｂ）のゲートに印加される入力信号
（１１）が遅延回路（７）によって遅延された信号、（
１３）は出力端子（６）に現われる出力信号、（１０１
ａ）、（１０１ｂ）、（１０２ａ）。
、Ｋ）ＳＦＥＴ（２ａ）のゲートに印加される入力信号
、（１２）はＰ ＭＯＳＦＥＴ （ｌｂ）のゲートとＮ
ＭＯＳＦＥＴ（２ｂ）のゲートに印加される入力信号
（１１）が遅延回路（７）によって遅延された信号、（
１３）は出力端子（６）に現われる出力信号、（１０１
ａ）、（１０１ｂ）、（１０２ａ）。
（１０２ｂ）は信号（１１） 、 （１２）における遷
移期間である。
移期間である。
以下第２図によって第１図の回路の動作を説明する。
まず、Ａ時点においては、信号（ｕ） 、 （１２）が
”■（”レベルで、Ｐ ＭＯＳＦＥＴ（ｌａ）、（Ｉ
ｂ）がともに非導通状態、Ｎ ＭＯＳＦＥＴ（２ａ）、
（２ｂ）がともに導通状態テ、出力信号（１３）は“Ｌ
″レベルある。
”■（”レベルで、Ｐ ＭＯＳＦＥＴ（ｌａ）、（Ｉ
ｂ）がともに非導通状態、Ｎ ＭＯＳＦＥＴ（２ａ）、
（２ｂ）がともに導通状態テ、出力信号（１３）は“Ｌ
″レベルある。
５時点を過ぎて、入力信号（１１）が遷移期間（１０１
ａ）にはいると、信号（１１）が“Ｈ”レベルから“Ｌ
”レベルへアナログ的に変化するため、信号（１１）が
ゲートに印加されているＰ ＭＯＳＦＥＴ（１ａ ）と
Ｎ ＭＯＳＦＥＴ（２ａ ）が導通状態となる。しかし
、Ｐ ＭＯＳＦＥＴ（ｌｂ）のゲートとＮ ＭＯＳＦＥ
Ｔ（２ｂ ）のゲートに印加されている信号はこの期間
”Ｈ＃レベルに維持されているので、２ＭＯＳＦＥＴ
（ｌｂ）は非導通状態、Ｎ ＭＯＳＦＥＴ （２ｂ）は
導通状態に保持されて、出力信号（１３）は“Ｌ″レベ
ル維持される。この期間、Ｐ ＭＯＳＦＥＴ （ｌｂ）
の非導通状態によって、貫通α流が流れることはない。
ａ）にはいると、信号（１１）が“Ｈ”レベルから“Ｌ
”レベルへアナログ的に変化するため、信号（１１）が
ゲートに印加されているＰ ＭＯＳＦＥＴ（１ａ ）と
Ｎ ＭＯＳＦＥＴ（２ａ ）が導通状態となる。しかし
、Ｐ ＭＯＳＦＥＴ（ｌｂ）のゲートとＮ ＭＯＳＦＥ
Ｔ（２ｂ ）のゲートに印加されている信号はこの期間
”Ｈ＃レベルに維持されているので、２ＭＯＳＦＥＴ
（ｌｂ）は非導通状態、Ｎ ＭＯＳＦＥＴ （２ｂ）は
導通状態に保持されて、出力信号（１３）は“Ｌ″レベ
ル維持される。この期間、Ｐ ＭＯＳＦＥＴ （ｌｂ）
の非導通状態によって、貫通α流が流れることはない。
遷移期間（１０１ａ）を過ぎるとＮ ＭＯＳＦＥＴ （
２ａ）は完全に非導通状態になる。
２ａ）は完全に非導通状態になる。
遷移期間（１０１ａ）を過ぎてＣ時点に達し、信号１２
）が遷移期間（１０２ａ）にはいると、Ｐ ＭＯＳＦＥ
Ｔ （ｌｂ）とＮ ＭＯＳＦＥＴ（２ｂ）が導通状態に
なる。このとき、８ＭＯＳＦＥＴ （２ａ）が完全に非
導通状態になっているので、貫通電流が流れることはな
い。一方、２ＭＯＳＦＥＴ（ｌａ）は完全に導通状態に
なっているため、２ＭＯＳＦＥＴ （ｌｂ）の電導度の
増大につれて出力信号１３）のレベルが徐々に″Ｈ＃レ
ベルへ上昇していく。遷移期間（１０２ａ）を過ぎると
Ｐ ＭＯＳＦＥＴ （ｌｂ）が完全な導通状態となり、
出力信号（１３）は″Ｈ”レベルになる。
）が遷移期間（１０２ａ）にはいると、Ｐ ＭＯＳＦＥ
Ｔ （ｌｂ）とＮ ＭＯＳＦＥＴ（２ｂ）が導通状態に
なる。このとき、８ＭＯＳＦＥＴ （２ａ）が完全に非
導通状態になっているので、貫通電流が流れることはな
い。一方、２ＭＯＳＦＥＴ（ｌａ）は完全に導通状態に
なっているため、２ＭＯＳＦＥＴ （ｌｂ）の電導度の
増大につれて出力信号１３）のレベルが徐々に″Ｈ＃レ
ベルへ上昇していく。遷移期間（１０２ａ）を過ぎると
Ｐ ＭＯＳＦＥＴ （ｌｂ）が完全な導通状態となり、
出力信号（１３）は″Ｈ”レベルになる。
Ｄ時点に達し、信号（１１）が遷移期間（１０１ｂ）
にはいると、Ｐ ＭＯＳＦＥＴ （ｌａ ）とＮ Ｍ
ＯＳＦＥＴ （２ａ）がともに導通状態となるが、Ｎ
ＭＯＳＦＥＴ （２ｂ）が導通状態に保持されているの
で、貫通電流が流れることかない。このとき、出力信号
（１３）は、Ｐ ＭｏｓＦｇＴ（１ａ）が非導通状態に
なっても、Ｎ ＭＯＳＦＥＴ （２ｂ ）が導通状態に
なるまでは、出力端子（６）に接続されている負荷容量
によって ｍ Ｈｊレベルに維持される。
にはいると、Ｐ ＭＯＳＦＥＴ （ｌａ ）とＮ Ｍ
ＯＳＦＥＴ （２ａ）がともに導通状態となるが、Ｎ
ＭＯＳＦＥＴ （２ｂ）が導通状態に保持されているの
で、貫通電流が流れることかない。このとき、出力信号
（１３）は、Ｐ ＭｏｓＦｇＴ（１ａ）が非導通状態に
なっても、Ｎ ＭＯＳＦＥＴ （２ｂ ）が導通状態に
なるまでは、出力端子（６）に接続されている負荷容量
によって ｍ Ｈｊレベルに維持される。
遷移期間（ｉｏｉｂ） ’１過ぎるとＰ ＭＯ８Ｆ、ｔ
ＥＴ（１ａ ）は完全に非導通状態に戻る。
ＥＴ（１ａ ）は完全に非導通状態に戻る。
信号（１２）が遷移期間（１０２ｂ）にはいると、２Ｍ
ＯＳＦＥＴ（ｌｂ）とＮ１ω８１”Ｅｌ：Ｔ （２ｂ）
がともに導通状態になるが、Ｐ ＭＯＳＦＥＴ（１ａ
）が非導通状態になっているため、貫通α流が流れるこ
とがない。一方Ｎ ＭＯＳＦＥＴ（２ａ）が導通状態に
なっているので、Ｎ ＭＯＳＦＥＴ（２ｂ）の醒導度の
増大につれて、出力信号（１３）が＠Ｈ”レベルから徐
々に＠Ｌ”レベルに下降していく。遷移期間（１０２ｂ
）を過ぎると、Ｎ ＋ＶＩＯ８ＦｇＴ（２ｂ）が完全に
導通状態となり、出力信号（１３）は”Ｌ″レベルなる
。
ＯＳＦＥＴ（ｌｂ）とＮ１ω８１”Ｅｌ：Ｔ （２ｂ）
がともに導通状態になるが、Ｐ ＭＯＳＦＥＴ（１ａ
）が非導通状態になっているため、貫通α流が流れるこ
とがない。一方Ｎ ＭＯＳＦＥＴ（２ａ）が導通状態に
なっているので、Ｎ ＭＯＳＦＥＴ（２ｂ）の醒導度の
増大につれて、出力信号（１３）が＠Ｈ”レベルから徐
々に＠Ｌ”レベルに下降していく。遷移期間（１０２ｂ
）を過ぎると、Ｎ ＋ＶＩＯ８ＦｇＴ（２ｂ）が完全に
導通状態となり、出力信号（１３）は”Ｌ″レベルなる
。
以上のように、Ｐ ＭＯＳＦＥＴ （ｌｂ）のゲートＮ
ＭＯ８ＦＦＪＴ（２ｂ）のゲートに印加される信号（
１２）がＰ ＭＯＳＦＥＴ（ｌａ）のゲートとＮ ＭＤ
ＳＦＥＴゲート（２ａ）に印加される信号（１１）より
遅延されていると、遷移期間（１０１ａ）、（１０１ｂ
） においてＰ ＭＯ８ＦＥＥＴ（１ａ ）とＮ ＋
Ｖ［）ＳＦ’ＥＴ（２ａ ）がともに導通状態になって
も、Ｐ ＭＯＳＦＥＴ（ｌｂ） またはＮ ＭＯＳＦ
ＥＴ（２ｂ） が非導通状態に保持されていて、貫通
電流が流れることはない。同様に遷移期間（１０２ａ）
、（１０２ｂ） Ｋ オイ−ＣＰ ＭＯＳＦＥＴ（ｌｂ
） トＮ ＭＯＳＦＥＴ（２ｂ）がともに導通状態にな
っても貫通４流が流れることはない。
ＭＯ８ＦＦＪＴ（２ｂ）のゲートに印加される信号（
１２）がＰ ＭＯＳＦＥＴ（ｌａ）のゲートとＮ ＭＤ
ＳＦＥＴゲート（２ａ）に印加される信号（１１）より
遅延されていると、遷移期間（１０１ａ）、（１０１ｂ
） においてＰ ＭＯ８ＦＥＥＴ（１ａ ）とＮ ＋
Ｖ［）ＳＦ’ＥＴ（２ａ ）がともに導通状態になって
も、Ｐ ＭＯＳＦＥＴ（ｌｂ） またはＮ ＭＯＳＦ
ＥＴ（２ｂ） が非導通状態に保持されていて、貫通
電流が流れることはない。同様に遷移期間（１０２ａ）
、（１０２ｂ） Ｋ オイ−ＣＰ ＭＯＳＦＥＴ（ｌｂ
） トＮ ＭＯＳＦＥＴ（２ｂ）がともに導通状態にな
っても貫通４流が流れることはない。
なお、入力端子（５）が遅延回路（７）を介してゲート
に接続されるＭＯＳＦＥＴ の組合せは、第１図に示す
ものに限定されるものではなく、第３図（ａｌ 、 ｔ
ｂｌ 。
に接続されるＭＯＳＦＥＴ の組合せは、第１図に示す
ものに限定されるものではなく、第３図（ａｌ 、 ｔ
ｂｌ 。
ｆａｔに示す構成としてもよい。
また、上記においては、ＣＰＪＤＳインバータ回路を例
に説明したが、これに限定されるものでなく、他のＣＭ
Ｏ８回路にも適用できることは勿論である。
に説明したが、これに限定されるものでなく、他のＣＭ
Ｏ８回路にも適用できることは勿論である。
以上のように、この発明によれば、入力信号の遷移期間
においても、貫通α流が流れなくなり、消費イカが少な
くなるとともに、発熱が抑制されるという効果がある。
においても、貫通α流が流れなくなり、消費イカが少な
くなるとともに、発熱が抑制されるという効果がある。
特に、外部の集積回路を駆動する出力バッファを多数備
えたような場合、効果が顕著となり、実用的価１直が犬
である。
えたような場合、効果が顕著となり、実用的価１直が犬
である。
第１図はこの発明の一実施例を示す回路図、第２図は第
１図に示す実施例の動作を示す説明図、第３図ｆａｌ
、ｌｂｌ 、［ｃｌは第１図に示す実施例と電源端子が
遅延回路を介してゲートに接続されるｉｌ［）ＳＦＥＴ
の組合せの異なる実施例を示す回路図、第４図は従来の
０Ｍ０８回路の一例を示す回路図である。 図において（ｌａ）、（ｌｂ）はＰ ＭＯＳＦＥＴ 、
（２ａ）、（２ｂ）はＮ ＭＯＳＦＥＴ 、 ＋３１
は′成極端子、（４）は接地端子、（５）は入力端子、
（６）は出力端子、（７）は遅延回路、（１，１）。 （１２） 、（１３）は信号、（１０１，ａ） 、（１
０１ｂ）、（１０２ａ）、（１０２ｂ）は信号の遷移期
間である。 なお各図中同一符号は同一または相当する部分を示す。
１図に示す実施例の動作を示す説明図、第３図ｆａｌ
、ｌｂｌ 、［ｃｌは第１図に示す実施例と電源端子が
遅延回路を介してゲートに接続されるｉｌ［）ＳＦＥＴ
の組合せの異なる実施例を示す回路図、第４図は従来の
０Ｍ０８回路の一例を示す回路図である。 図において（ｌａ）、（ｌｂ）はＰ ＭＯＳＦＥＴ 、
（２ａ）、（２ｂ）はＮ ＭＯＳＦＥＴ 、 ＋３１
は′成極端子、（４）は接地端子、（５）は入力端子、
（６）は出力端子、（７）は遅延回路、（１，１）。 （１２） 、（１３）は信号、（１０１，ａ） 、（１
０１ｂ）、（１０２ａ）、（１０２ｂ）は信号の遷移期
間である。 なお各図中同一符号は同一または相当する部分を示す。
Claims (1)
- 直列に接続された２個のＰ型ＭＯＳＦＥＴと直列に接続
された２個のＮ型ＭＯＳＦＥＴを信号出力点において互
に直列に接続して構成する直列回路、この直列回路に順
方向電圧を加える直流電源、上記２個のＰ型ＭＯＳＦＥ
Ｔの一方のＦＥＴのゲートと上記２個のＮ型ＭＯＳＦＥ
Ｔの一方のＦＥＴのゲートに直接入力信号を加える手段
、上記２個のＰ型ＭＯＳＦＥＴの他方のＦＥＴのゲート
と上記２個のＮ型ＭＯＳＦＥＴの他方のＦＥＴのゲート
に遅延回路を介して上記入力信号を加える手段を備えた
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231914A JPS6290031A (ja) | 1985-10-15 | 1985-10-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231914A JPS6290031A (ja) | 1985-10-15 | 1985-10-15 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6290031A true JPS6290031A (ja) | 1987-04-24 |
Family
ID=16931034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60231914A Pending JPS6290031A (ja) | 1985-10-15 | 1985-10-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6290031A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04301921A (ja) * | 1991-03-28 | 1992-10-26 | Nec Corp | インバータ回路 |
| US6163189A (en) * | 1997-04-18 | 2000-12-19 | Nec Corporation | Latch circuit capable of reducing slew current |
| JP2008182559A (ja) * | 2007-01-25 | 2008-08-07 | Denso Corp | インバータ回路 |
-
1985
- 1985-10-15 JP JP60231914A patent/JPS6290031A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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