JPH01253968A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH01253968A JPH01253968A JP63081521A JP8152188A JPH01253968A JP H01253968 A JPH01253968 A JP H01253968A JP 63081521 A JP63081521 A JP 63081521A JP 8152188 A JP8152188 A JP 8152188A JP H01253968 A JPH01253968 A JP H01253968A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/061—Manufacture or treatment of FETs having Schottky gates
- H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
- H10D30/0616—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs using processes wherein the final gate is made before the completion of the source and drain regions, e.g. gate-first processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/161—Source or drain regions of field-effect devices of FETs having Schottky gates
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタの製造方法に関する。
ショットキー障壁ゲート型電界効果トランジスタ（以下
ＭＥＳＦＥＴと呼ぶ）の良好なマイクロ波特性を得るた
めには、ゲートの短小化、ソース・ゲート間及び、ドレ
イン・ゲート間等の寄性抵抗の低減が必要であり、また
、ドレイン耐圧の高耐圧化等が望まれる。
ＭＥＳＦＥＴと呼ぶ）の良好なマイクロ波特性を得るた
めには、ゲートの短小化、ソース・ゲート間及び、ドレ
イン・ゲート間等の寄性抵抗の低減が必要であり、また
、ドレイン耐圧の高耐圧化等が望まれる。
次に従来のＭＥＳＦＥＴの製造方法について、第２図お
よび第４図を参照して説明する。第２図（ａ）〜（Ｃ）
は従来のＭＥＳＦＥＴのゲートを中心として、断面構造
を製造工程順に示した図である。
よび第４図を参照して説明する。第２図（ａ）〜（Ｃ）
は従来のＭＥＳＦＥＴのゲートを中心として、断面構造
を製造工程順に示した図である。
まず第２図（ａ）に示すように、半導体基板、例えば半
絶縁性のＧ ａ Ａ ｓ基板１上にイオン注入層による
動作層２を設け、ゲート金属として例えばタングテン・
シリコン合金（ＷＳ ｉ ）膜を０．５μｍの厚さにス
パッタ法により設ける０次に所定のゲート領域にホトリ
ソグラフィーによりホトレジスト膜４によるマスクを設
ける。次に基板に垂直な方向より異方性ドライエツチン
グ、例えばリアクティブ・イオン・エツチングく以下Ｒ
ＩＥと呼ぶ）により、ＣＦ６ガス等を用いて、エツチン
グし、ゲート長ＬＯが１μｍ程度のゲート３を形成する
。
絶縁性のＧ ａ Ａ ｓ基板１上にイオン注入層による
動作層２を設け、ゲート金属として例えばタングテン・
シリコン合金（ＷＳ ｉ ）膜を０．５μｍの厚さにス
パッタ法により設ける０次に所定のゲート領域にホトリ
ソグラフィーによりホトレジスト膜４によるマスクを設
ける。次に基板に垂直な方向より異方性ドライエツチン
グ、例えばリアクティブ・イオン・エツチングく以下Ｒ
ＩＥと呼ぶ）により、ＣＦ６ガス等を用いて、エツチン
グし、ゲート長ＬＯが１μｍ程度のゲート３を形成する
。
次に前記ホトレジスト膜４を溶剤で除去したのち、ゲー
ト３をマスクにして基板上方から、例えば＋５ｉ２８イ
オンをイオン注入し低濃度イオン注入層６を設ける。
ト３をマスクにして基板上方から、例えば＋５ｉ２８イ
オンをイオン注入し低濃度イオン注入層６を設ける。
次に第２図（ｂ）に示すように、ゲート３および基板１
の全面に気相成長法等によりシリコン酸化膜（Ｓｉ０２
）を例えば０．５μｍの厚さに形成したのち、異方性Ｒ
ＩＥにより基板垂直方向よりエツチングしてゲート３側
面のみにＳｉＯ２膜を残置する所謂側壁５を形成する。
の全面に気相成長法等によりシリコン酸化膜（Ｓｉ０２
）を例えば０．５μｍの厚さに形成したのち、異方性Ｒ
ＩＥにより基板垂直方向よりエツチングしてゲート３側
面のみにＳｉＯ２膜を残置する所謂側壁５を形成する。
側壁はＳｉＯ２成長膜厚と同じ０．５μｍの厚さで得ら
れる。
れる。
次にゲート３と側壁５をマスクにして基板上からイオン
注入法により、前記と同様のソース源でイオン注入し、
高濃度イオン注入層７を形成する。
注入法により、前記と同様のソース源でイオン注入し、
高濃度イオン注入層７を形成する。
次に第２図（Ｃ）に示す如く、前記イオン注入層を、ゲ
ート３を含めて基板１全面をアニール保護 膜（図示せ
ず）でカバーしたのち、８００°Ｃでアニールして活性
化し、低導電層８および高導電層つとする。そして所定
の高導電層９にオーム性電極のソース１０よびドレイン
１１を設けることにより、ゲート長Ｌｏが１μｍで低導
電層８が側壁の厚さに相当する０、５μｍの所謂ＬＤＤ
（ライトリ−・ドープト・ドレイン）構造のＭＥＳＦ
ＥＴが得られる。
ート３を含めて基板１全面をアニール保護 膜（図示せ
ず）でカバーしたのち、８００°Ｃでアニールして活性
化し、低導電層８および高導電層つとする。そして所定
の高導電層９にオーム性電極のソース１０よびドレイン
１１を設けることにより、ゲート長Ｌｏが１μｍで低導
電層８が側壁の厚さに相当する０、５μｍの所謂ＬＤＤ
（ライトリ−・ドープト・ドレイン）構造のＭＥＳＦ
ＥＴが得られる。
次に第２の従来例として第３図に示すＬＤＤ構造の製造
方法について説明する。
方法について説明する。
第３図（ａ）に示すように、第１の従来例と同様に処理
し、低濃度イオン注入層６と側壁５を形成したのち、一
方の側壁をゲート３を含めてホトレジスト膜４Ａでカバ
ーし、次にフッ化水素酸等で他方の露出している側壁を
エツチング除去して、ドレイン領域となる側の側壁５だ
けを残す。
し、低濃度イオン注入層６と側壁５を形成したのち、一
方の側壁をゲート３を含めてホトレジスト膜４Ａでカバ
ーし、次にフッ化水素酸等で他方の露出している側壁を
エツチング除去して、ドレイン領域となる側の側壁５だ
けを残す。
次に第３図（ｂ）に示すように、ゲート３と一方だけ残
された側壁５をマスクに基板上方よりＳｉをイオン注入
し、高濃度イオン注入層７を設ける。
された側壁５をマスクに基板上方よりＳｉをイオン注入
し、高濃度イオン注入層７を設ける。
次に第３図（ｃ）に示すように、ゲート３および基板の
全面にアニール保護膜く図示せず）を設けたのち、８０
０℃でアニールして前記イオン注入層を活性化して、低
導電領域６Ａ及び高導電領域７Ａを形成し、さらにオー
ム性金属による所定の高導電領域上にソース１０および
ドレイン１１を設けることにより、ドレイン側だけに低
導電領域６Ａが設けられたＬＤＤ構造ＭＥＳＦＥＴが得
られる。
全面にアニール保護膜く図示せず）を設けたのち、８０
０℃でアニールして前記イオン注入層を活性化して、低
導電領域６Ａ及び高導電領域７Ａを形成し、さらにオー
ム性金属による所定の高導電領域上にソース１０および
ドレイン１１を設けることにより、ドレイン側だけに低
導電領域６Ａが設けられたＬＤＤ構造ＭＥＳＦＥＴが得
られる。
然しなから、上述したようなＭＥＳＦＥＴの製造方法で
は、第１にレジスト膜をマスクにしてゲートを形成する
ため、ゲートが短小化するとマスク形成が困難になると
共にゲート形成にレジストによるマスクを用いているた
め、ＲＩＥに影響し均一なゲート形成が困難となる。第
２に第１の従来例に示した方法ではソース側にも低導電
領域が形成されてしまい、更に第２の従来例によれば、
ゲートが短小になると一方だけの側壁をホトレジスト膜
によりカバーすることが困難となる。第３にゲートが短
小になると、ゲート配線抵抗が増大する問題があり、特
に高耐熱性ゲートの場合問題となる０例えば、タングス
テン・シリコン合金の場合抵抗は金（Ａｕ）に比較して
２桁程度大きく、タングステン（Ｗ）に比較しても１０
〜２０倍と著しく大きい。このためマイクロ波特性低下
の原因となるという問題がある。
は、第１にレジスト膜をマスクにしてゲートを形成する
ため、ゲートが短小化するとマスク形成が困難になると
共にゲート形成にレジストによるマスクを用いているた
め、ＲＩＥに影響し均一なゲート形成が困難となる。第
２に第１の従来例に示した方法ではソース側にも低導電
領域が形成されてしまい、更に第２の従来例によれば、
ゲートが短小になると一方だけの側壁をホトレジスト膜
によりカバーすることが困難となる。第３にゲートが短
小になると、ゲート配線抵抗が増大する問題があり、特
に高耐熱性ゲートの場合問題となる０例えば、タングス
テン・シリコン合金の場合抵抗は金（Ａｕ）に比較して
２桁程度大きく、タングステン（Ｗ）に比較しても１０
〜２０倍と著しく大きい。このためマイクロ波特性低下
の原因となるという問題がある。
本発明は上述の開題点に鑑み、短小なゲートに低抵抗の
金属膜を設け、且つソース寄性抵抗を減じ、一方ドレイ
ン耐圧を向上させたＬＤＤ構造のＭＥＳＦＥＴを容易に
得られる電界効果トランジスタの製造方法を提供するこ
とを目的とする。
金属膜を設け、且つソース寄性抵抗を減じ、一方ドレイ
ン耐圧を向上させたＬＤＤ構造のＭＥＳＦＥＴを容易に
得られる電界効果トランジスタの製造方法を提供するこ
とを目的とする。
本発明の電界効果トランジスタの製造方法は、半導体基
板上に第１の膜を形成したのち異方性エツチング法によ
りパターニングし半導体基板に垂直な壁面を設ける工程
と、全面にゲート金属膜を形成したのち異方性エツチン
グ法によりバターニゲし前記第１の膜の側面及び半導体
基板表面に接するゲートを形成する工程と、前記第１の
膜及びゲートをマスクとし不純物をイオン注入して前記
半導体基板に低濃度イオン注入層を形成する工程と、前
記低濃度イオン注入層を含む露出した前記半導体基板上
のみに第２の膜を形成する工程と、前記第２の膜を含む
全面にゲート抵抗低減化のための金属膜を形成したのち
エツチングし前記第２の股上のみに該金属膜を残す工程
と、前記第１の膜とゲート及び金属膜の所定部分をマス
クしたのち異方性エツチング法によりエツチングしゲー
トの側面に金属膜及び第２の膜を残して半導体基板表面
を露出させる工程と、前記第１の膜を除去したのちゲー
トと該ゲートの側面に形成された前記金属膜をマスクと
して不純物をイオン注入し前記半導体基板に高濃度イオ
ン注入層を形成する工程とを含んで構成される。
板上に第１の膜を形成したのち異方性エツチング法によ
りパターニングし半導体基板に垂直な壁面を設ける工程
と、全面にゲート金属膜を形成したのち異方性エツチン
グ法によりバターニゲし前記第１の膜の側面及び半導体
基板表面に接するゲートを形成する工程と、前記第１の
膜及びゲートをマスクとし不純物をイオン注入して前記
半導体基板に低濃度イオン注入層を形成する工程と、前
記低濃度イオン注入層を含む露出した前記半導体基板上
のみに第２の膜を形成する工程と、前記第２の膜を含む
全面にゲート抵抗低減化のための金属膜を形成したのち
エツチングし前記第２の股上のみに該金属膜を残す工程
と、前記第１の膜とゲート及び金属膜の所定部分をマス
クしたのち異方性エツチング法によりエツチングしゲー
トの側面に金属膜及び第２の膜を残して半導体基板表面
を露出させる工程と、前記第１の膜を除去したのちゲー
トと該ゲートの側面に形成された前記金属膜をマスクと
して不純物をイオン注入し前記半導体基板に高濃度イオ
ン注入層を形成する工程とを含んで構成される。
本発明による製造方法によれば、動作層が設けれた基板
のゲート領域上に異方性ドライエツチングにより垂直な
壁面を有した第１の膜を設け、次に基板および第１の膜
の全面にゲート金属膜を被着し、これを基板垂直方向か
ら異方性ドライエツチングすれば第１の膜の壁面にのみ
ゲート金属膜が残され、これをゲートとする。従ってゲ
ートを形成するために従来用いられているホトレジスト
膜をマスクとして用いないため、ホトレジストマスク使
用のために発生するゲート寸法の不均一性の問題は起り
得ない、またゲート長を規定するのはゲート金属膜の膜
厚であるため、ゲート長の制御性は容易である。更にゲ
ートの高さも第１の膜厚により任意に得ることが出来る
。
のゲート領域上に異方性ドライエツチングにより垂直な
壁面を有した第１の膜を設け、次に基板および第１の膜
の全面にゲート金属膜を被着し、これを基板垂直方向か
ら異方性ドライエツチングすれば第１の膜の壁面にのみ
ゲート金属膜が残され、これをゲートとする。従ってゲ
ートを形成するために従来用いられているホトレジスト
膜をマスクとして用いないため、ホトレジストマスク使
用のために発生するゲート寸法の不均一性の問題は起り
得ない、またゲート長を規定するのはゲート金属膜の膜
厚であるため、ゲート長の制御性は容易である。更にゲ
ートの高さも第１の膜厚により任意に得ることが出来る
。
次にゲートと第１の膜をマスクに基板に低濃度イオン注
入層を形成し、更に表面に第２の膜（例えば窒化膜５ｉ
Ｎ）を所定の厚さに設け、次に全面にゲートアシスト金
属膜（例えばＡｕ、Ｗ等の低抵抗金属）を設け、これに
ホトレジストによるマスクを設けて異方性ドライエツチ
ングすれば、ゲート側面にゲートアシスト金属膜が残さ
れ、第１の膜および第２の膜が露出される。次に更にゲ
ートおよびゲートアシスト金属膜がエツチングされず、
第１の膜および第２の膜を除去するエツチングガスを用
いて異方性ドライエツチングすれば、ゲートの側面にゲ
ートアシスト金属膜とその直下に第２の膜がゲートに密
着して得られる０次にこれらをマスクにして高濃度イオ
ン注入層を形成すれば、短小なゲートで且つ側面に低抵
抗金属膜が設けられたＬＤＤ構造のＭＥＳＦＥＴが容易
に得られる。
入層を形成し、更に表面に第２の膜（例えば窒化膜５ｉ
Ｎ）を所定の厚さに設け、次に全面にゲートアシスト金
属膜（例えばＡｕ、Ｗ等の低抵抗金属）を設け、これに
ホトレジストによるマスクを設けて異方性ドライエツチ
ングすれば、ゲート側面にゲートアシスト金属膜が残さ
れ、第１の膜および第２の膜が露出される。次に更にゲ
ートおよびゲートアシスト金属膜がエツチングされず、
第１の膜および第２の膜を除去するエツチングガスを用
いて異方性ドライエツチングすれば、ゲートの側面にゲ
ートアシスト金属膜とその直下に第２の膜がゲートに密
着して得られる０次にこれらをマスクにして高濃度イオ
ン注入層を形成すれば、短小なゲートで且つ側面に低抵
抗金属膜が設けられたＬＤＤ構造のＭＥＳＦＥＴが容易
に得られる。
次に本発明について図面を用いて説明する。
第１図（ａ）〜（ｈ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず第１図（ａ）に示すように、半絶縁性のＧａＡｓ基
板に動作層２がイオン注入法により設けられた基板１上
に、第１の膜３０として例えば気相成長方法等により二
酸化硅素（ＳｉＯ２）膜を１μｍの厚さに形成する。次
にリソグラフィーによりホトレジスト膜４０を用いてゲ
ートとなる所定の領域にマスクを設ける。そして異方性
ドライエツチング、例えばＲＩＥにより基板表面に対し
て垂直な方向より、エツチングガスにＣＦ、ガスを用い
ガス圧力１５０３ＣＣＭより基板の表面２が露出するま
でエツチングして、第１の膜３０に垂直な壁面３１を形
成する。
板に動作層２がイオン注入法により設けられた基板１上
に、第１の膜３０として例えば気相成長方法等により二
酸化硅素（ＳｉＯ２）膜を１μｍの厚さに形成する。次
にリソグラフィーによりホトレジスト膜４０を用いてゲ
ートとなる所定の領域にマスクを設ける。そして異方性
ドライエツチング、例えばＲＩＥにより基板表面に対し
て垂直な方向より、エツチングガスにＣＦ、ガスを用い
ガス圧力１５０３ＣＣＭより基板の表面２が露出するま
でエツチングして、第１の膜３０に垂直な壁面３１を形
成する。
次に第１図（ｂ）に示すように、前記マスクを溶剤で除
去したのち、第１の膜３０および露出されている基板１
の全面に、ゲート金属膜５０をスパッター法により被着
する。例えばゲート金属膜５０としてタングステン・シ
リコン合金（ＷＳｉ）膜を、真空度５Ｘ１０−８Ｔｏｒ
ｒの高真空にしたのちＡｒガス中１０ｍＴｏｒｒ成する
。膜厚は例えば０．３μｍとする。このとき当実施例で
は第１の膜３０の壁面３０には平面の膜厚の約１／２の
膜厚でゲート金属膜が得られた。
去したのち、第１の膜３０および露出されている基板１
の全面に、ゲート金属膜５０をスパッター法により被着
する。例えばゲート金属膜５０としてタングステン・シ
リコン合金（ＷＳｉ）膜を、真空度５Ｘ１０−８Ｔｏｒ
ｒの高真空にしたのちＡｒガス中１０ｍＴｏｒｒ成する
。膜厚は例えば０．３μｍとする。このとき当実施例で
は第１の膜３０の壁面３０には平面の膜厚の約１／２の
膜厚でゲート金属膜が得られた。
従って壁面のＷＳｉ膜厚は０．１５μｍとなる。
次に第１図（ｃ）に示すように、ＳＦ６ガスを主成分と
するエツチングガスを用いて基板垂直方向より異方性Ｒ
ＩＥにより基板表面および第１の膜が露出するまでエツ
チングして、前記第１の膜３０の壁面３１にゲート金属
膜だけを残しこれをゲート５１とする。従ってゲート長
０．１５μｍゲート高さ（第１の膜厚に等しい）１μｍ
の短小で且つゲート高の大なるゲート５１がマスクなし
で形成される。次にこのゲート５１と第１の膜３０をマ
スクにして低ドーズ量（但し動作層よりも大）の低イオ
ン注入層６１を形成する。例えばイオン源に＋５ｉ２８
を、ドーズ量７Ｘ１０１２ＣＩｌ＋−２、イオン加速加
速電圧１００ｋｅＶ等の条件を用いる。
するエツチングガスを用いて基板垂直方向より異方性Ｒ
ＩＥにより基板表面および第１の膜が露出するまでエツ
チングして、前記第１の膜３０の壁面３１にゲート金属
膜だけを残しこれをゲート５１とする。従ってゲート長
０．１５μｍゲート高さ（第１の膜厚に等しい）１μｍ
の短小で且つゲート高の大なるゲート５１がマスクなし
で形成される。次にこのゲート５１と第１の膜３０をマ
スクにして低ドーズ量（但し動作層よりも大）の低イオ
ン注入層６１を形成する。例えばイオン源に＋５ｉ２８
を、ドーズ量７Ｘ１０１２ＣＩｌ＋−２、イオン加速加
速電圧１００ｋｅＶ等の条件を用いる。
次に第１図（ｄ）に示すように、露出している基板表面
に第２の膜７０として、例えばシリコン窒化膜（ＳｉＮ
）を気相成長法等により、全面に０．４μｍの厚さに形
成する。次にホトレジストを用いたエッチバック法によ
る平坦化技術を用いて、基板上にのみ第２の膜７０を残
す。
に第２の膜７０として、例えばシリコン窒化膜（ＳｉＮ
）を気相成長法等により、全面に０．４μｍの厚さに形
成する。次にホトレジストを用いたエッチバック法によ
る平坦化技術を用いて、基板上にのみ第２の膜７０を残
す。
例えば、第２の膜上の全面に表面の凹凸による段差（当
実施例では０．６μｍとなる）よりも厚いホトレジスト
膜を１μｍ程度の膜厚に塗布し、これを加熱し流動化さ
せ、レジスト膜表面を平坦化する。次にこれを０２ガス
を主成分としたドライエツチング法により表面からエツ
チングしてまず白部分の第１の膜３０上の第２の膜を露
出し、更にエッチバックしてホトレジスト膜を所定の膜
厚に残したのち、次にＣＦ４を主成分としたエツチング
ガスに変更して等方性ＲＩＥにより露出し第１の膜３０
上およびゲート側面の第２の膜をエツチング除去する。
実施例では０．６μｍとなる）よりも厚いホトレジスト
膜を１μｍ程度の膜厚に塗布し、これを加熱し流動化さ
せ、レジスト膜表面を平坦化する。次にこれを０２ガス
を主成分としたドライエツチング法により表面からエツ
チングしてまず白部分の第１の膜３０上の第２の膜を露
出し、更にエッチバックしてホトレジスト膜を所定の膜
厚に残したのち、次にＣＦ４を主成分としたエツチング
ガスに変更して等方性ＲＩＥにより露出し第１の膜３０
上およびゲート側面の第２の膜をエツチング除去する。
このときホトレジストもエツチング除去されて第１図（
ｄ）に示す如く基板１上のみに第２の膜７０が残る。
ｄ）に示す如く基板１上のみに第２の膜７０が残る。
次に第１図（ｅ）に示すように、第１の膜３０およびゲ
ート５１さらに第２の膜７０の露出された表面全体にゲ
ート抵抗を低減させるための金属として金（Ａｕ）ある
いは高耐熱性のタングステン（Ｗ）等のゲートアシスト
金属膜８０を０．６μｍの厚さにスパッタ法で被着形成
する。次に再びホトレジストを用いたエッチバック法を
適用する。例えばホトレジスト膜４１を基板の凹凸の段
差よりも厚く塗布し、次にホトレジスト膜を加熱流動化
して平坦としたのち、ドライエツチング法により、表面
からホトレジスト膜をエツチング除去していき、ゲート
アシスト金属膜８０の凸部８１を露出する。一方凹部に
は段差に相当する膜厚のホトレジスト膜４１が残される
。
ート５１さらに第２の膜７０の露出された表面全体にゲ
ート抵抗を低減させるための金属として金（Ａｕ）ある
いは高耐熱性のタングステン（Ｗ）等のゲートアシスト
金属膜８０を０．６μｍの厚さにスパッタ法で被着形成
する。次に再びホトレジストを用いたエッチバック法を
適用する。例えばホトレジスト膜４１を基板の凹凸の段
差よりも厚く塗布し、次にホトレジスト膜を加熱流動化
して平坦としたのち、ドライエツチング法により、表面
からホトレジスト膜をエツチング除去していき、ゲート
アシスト金属膜８０の凸部８１を露出する。一方凹部に
は段差に相当する膜厚のホトレジスト膜４１が残される
。
次に第１図（ｆ）に示すように、凹部に残置されたホト
レジスト膜４１をマスクにして露出された部分のゲート
アシスト金属膜８０をドライエツチング法によりエツチ
ングする。ゲートアシスト金属膜８０がＷの場合はＳＦ
６を主成分とするガスを用いてエツチング除去して第１
の膜３０を露出したのち、ホトレジスト膜を除去してゲ
ートアシスト金属膜８０およびゲート５１を露出する。
レジスト膜４１をマスクにして露出された部分のゲート
アシスト金属膜８０をドライエツチング法によりエツチ
ングする。ゲートアシスト金属膜８０がＷの場合はＳＦ
６を主成分とするガスを用いてエツチング除去して第１
の膜３０を露出したのち、ホトレジスト膜を除去してゲ
ートアシスト金属膜８０およびゲート５１を露出する。
次に第１図（ｇ）に示すように、第１の膜３０およびゲ
ート５１を含めゲートアシスト金属膜８０の所定の領域
に延在するホトレジスト膜４２を設け、次に異方性ＲＩ
Ｅにより、ゲートアシスト金属膜ＷならばＳＦ６を主成
分としたガスで第２の膜が露出するまでエツチングする
。次にエツチングガス成分を変更して同様のＲＩＥによ
り第２の膜をエツチング除去して基板１を露出するば残
されたゲートアシスト金属膜８０と同様寸法の第２の膜
７０が得られる。
ート５１を含めゲートアシスト金属膜８０の所定の領域
に延在するホトレジスト膜４２を設け、次に異方性ＲＩ
Ｅにより、ゲートアシスト金属膜ＷならばＳＦ６を主成
分としたガスで第２の膜が露出するまでエツチングする
。次にエツチングガス成分を変更して同様のＲＩＥによ
り第２の膜をエツチング除去して基板１を露出するば残
されたゲートアシスト金属膜８０と同様寸法の第２の膜
７０が得られる。
次に第１図（ｈ）に示すように、前記ホトレジストｐＡ
４２を除去したのち、ゲート５１およびゲートアシスト
金属膜８０さらに必要であれば第２の膜７０をマスクに
して基板上方より＋５ｉ２８イオン等を加速電圧１００
ｋｅＶ、ドーズ量３×１０１３ｃＴｎ″２の条件でイオ
ン注入し高濃度イオン注入層を設け、次に全面にアニー
ル保護膜を設けたのち、活性化アニールして、前記イオ
ン注入層をそれぞれ低導電層６２、および高導電Ｍ９０
とする。次で高導電層の所定の位置にオーム性金属膜を
設けてソース１０およびドレイン１１を設けることによ
りゲートに対してソース領域に高導電層９０が、ドレイ
ン領域に低導電層６２と高導電層９０が形成されたＬＤ
Ｄ構造で、且つゲート長Ｌｏが０．１５μｍと短小でゲ
ート抵抗の低いＭＥＳＦＥＴが得られる。またこれらゲ
ート長とゲートアシスト金属膜は説明からも明らかなよ
うに任意に設定することが可能である。
４２を除去したのち、ゲート５１およびゲートアシスト
金属膜８０さらに必要であれば第２の膜７０をマスクに
して基板上方より＋５ｉ２８イオン等を加速電圧１００
ｋｅＶ、ドーズ量３×１０１３ｃＴｎ″２の条件でイオ
ン注入し高濃度イオン注入層を設け、次に全面にアニー
ル保護膜を設けたのち、活性化アニールして、前記イオ
ン注入層をそれぞれ低導電層６２、および高導電Ｍ９０
とする。次で高導電層の所定の位置にオーム性金属膜を
設けてソース１０およびドレイン１１を設けることによ
りゲートに対してソース領域に高導電層９０が、ドレイ
ン領域に低導電層６２と高導電層９０が形成されたＬＤ
Ｄ構造で、且つゲート長Ｌｏが０．１５μｍと短小でゲ
ート抵抗の低いＭＥＳＦＥＴが得られる。またこれらゲ
ート長とゲートアシスト金属膜は説明からも明らかなよ
うに任意に設定することが可能である。
尚上記実施例においてはショットキ障壁ゲート型電界効
果トランジスタを例にとり説明し、基板にＧａＡｓを用
いたが、他の１１）−Ｖ族合物基板またはシリコン基板
を用いた他の電界効果トランジスタにも適用可能である
。また第１の膜にＳｉＯ２膜第２の膜にＳｉＮ膜を用い
たが、これらに限定されず他の物質を用いてもそれぞれ
のエツチング選択比が得られれば良く、例えばアルミニ
ラ（ＡＩ）等の金属膜を用いても本発明を適用可能であ
る。さらにゲートおよびゲートアシスト金属膜は本実施
例に当然ながら限定されるものではない。
果トランジスタを例にとり説明し、基板にＧａＡｓを用
いたが、他の１１）−Ｖ族合物基板またはシリコン基板
を用いた他の電界効果トランジスタにも適用可能である
。また第１の膜にＳｉＯ２膜第２の膜にＳｉＮ膜を用い
たが、これらに限定されず他の物質を用いてもそれぞれ
のエツチング選択比が得られれば良く、例えばアルミニ
ラ（ＡＩ）等の金属膜を用いても本発明を適用可能であ
る。さらにゲートおよびゲートアシスト金属膜は本実施
例に当然ながら限定されるものではない。
以上説明したように本発明によれば、従来の方法で得ら
れなかった低抵抗で且つ短小なゲートを有しソース側に
高導電層領域が設けられたＬＤＤ構造の電界効果トラン
ジスタを容易に得ることが出来る。
れなかった低抵抗で且つ短小なゲートを有しソース側に
高導電層領域が設けられたＬＤＤ構造の電界効果トラン
ジスタを容易に得ることが出来る。
第１図（ａ）〜（ｈ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図およ
び第３図は従来の電界効果トランジスタの製造方法を説
明するための半導体チップの断面図である。 １・・・ＧａＡｓ基板、２・・・動作層（ｎ層）、３・
・・ゲート、４・・・ホトレジスト膜、５・・・側壁、
６・・・低濃度イオン注入層、７・・・高濃度イオン注
入層、８・・・低導電層、９・・・高導電層、１０・・
・ソース、１１・・・ドレイン、３０・・・第１の膜、
３１・・・壁面、４１．４２・・・ホトレジスト膜、５
０・・・ゲート金属膜、５１・・・ゲート、６１・・・
低イオン注入層、６２・・・低導電層、７０・・・第２
の膜、８０・・・ゲートアシスト金属膜、９０・・・高
導電層。
めの工程順に示した半導体チップの断面図、第２図およ
び第３図は従来の電界効果トランジスタの製造方法を説
明するための半導体チップの断面図である。 １・・・ＧａＡｓ基板、２・・・動作層（ｎ層）、３・
・・ゲート、４・・・ホトレジスト膜、５・・・側壁、
６・・・低濃度イオン注入層、７・・・高濃度イオン注
入層、８・・・低導電層、９・・・高導電層、１０・・
・ソース、１１・・・ドレイン、３０・・・第１の膜、
３１・・・壁面、４１．４２・・・ホトレジスト膜、５
０・・・ゲート金属膜、５１・・・ゲート、６１・・・
低イオン注入層、６２・・・低導電層、７０・・・第２
の膜、８０・・・ゲートアシスト金属膜、９０・・・高
導電層。
Claims (1)
- 半導体基板上に第１の膜を形成したのち異方性エッチ
ング法によりパターニングし半導体基板上に垂直な壁面
を設ける工程と、全面にゲート金属膜を形成したのち異
方性エッチング法によりパターニングし前記第１の膜の
側面及び半導体基板表面に接するゲートを形成する工程
と、前記第１の膜及びゲートをマスクとし不純物をイオ
ン注入して前記半導体基板に低濃度イオン注入層を形成
する工程と、前記低濃度イオン注入層を含む露出した前
記半導体基板上のみに第２の膜を形成する工程と、前記
第２の膜を含む全面にゲート抵抗低減化のための金属膜
を形成したのちエッチングし前記第２の膜上のみに該金
属膜を残す工程と、前記第１の膜とゲート及び金属膜の
所定部分をマスクしたのち異方性エッチング法によりエ
ッチングしゲートの側面に金属及び第２の膜を残して半
導体基板表面を露出させる工程と、前記第１の膜を除去
したのちゲートと該ゲートの側面に形成された前記金属
膜をマスクとして不純物をイオン注入し前記半導体基板
に高濃度イオン注入層を形成する工程とを含むことを特
徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63081521A JPH01253968A (ja) | 1988-04-01 | 1988-04-01 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63081521A JPH01253968A (ja) | 1988-04-01 | 1988-04-01 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01253968A true JPH01253968A (ja) | 1989-10-11 |
Family
ID=13748642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63081521A Pending JPH01253968A (ja) | 1988-04-01 | 1988-04-01 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01253968A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2654256A1 (fr) * | 1989-11-08 | 1991-05-10 | Mitsubishi Electric Corp | Procede d'implantation ionique vis a vis d'une electrode d'un dispositif semiconducteur. |
-
1988
- 1988-04-01 JP JP63081521A patent/JPH01253968A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2654256A1 (fr) * | 1989-11-08 | 1991-05-10 | Mitsubishi Electric Corp | Procede d'implantation ionique vis a vis d'une electrode d'un dispositif semiconducteur. |
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