JPH0748503B2 - 電界効果トランジスタの製造方法 - Google Patents

電界効果トランジスタの製造方法

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JPH0748503B2
JPH0748503B2 JP63302531A JP30253188A JPH0748503B2 JP H0748503 B2 JPH0748503 B2 JP H0748503B2 JP 63302531 A JP63302531 A JP 63302531A JP 30253188 A JP30253188 A JP 30253188A JP H0748503 B2 JPH0748503 B2 JP H0748503B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電界効果トランジスタの製造方法に関し、特
に非対称ゲートを有する電界効果トランジスタの製造方
法に関するものである。
〔従来の技術〕
一般に、化合物半導体を用いたMESFET、例えばGaAs-MES
FETは電子移動度が大きく、高周波トランジスタとして
注目されている。従来、耐熱性ゲート・セルフアライン
FETは、第５図に示すように耐熱性ゲート２とn+層4a,4b
とを近接して作製するか、若しくは第６図に示すよう
に、ソース用n+層4aとゲート２との間隔とドレイン用n+
層4bとゲート２との間隔とを等しく形成していた。ま
た、その他に上記のような耐熱性ゲート・セルフアライ
ンプロセスを用いないソース・ドレイン先行型のFETに
は、ソース抵抗を下げるためにソースよりにゲートをず
らして非対称ゲート構造とする第７図に示すような構造
のFETがある。
ここで、第５図に示すセルフアラインFETにおいては、
耐熱性ゲート２とn+層4a,4bとが近接しているのでソー
ス抵抗が低減されて電流駆動能力が向上する利点があ
り、第６図に示すセルフアラインFETにおいては、上記
第５図に示したFETにおいて顕著にみられる短チャネル
効果を抑制し、さらにはゲート寄生容量を低減すること
を目的としてゲートとn+層を分離している。また、第７
図に示す耐熱性ゲートを用いないソース・ドレイン先行
型の非対称ゲートFETは、前述した通り対称ゲートFETに
比べてソース抵抗が下がり電流駆動能力gm等が増大する
という利点を有している。しかしながら、第５図に示す
従来の構造では、リニア用FET、リニア用IC用途を考え
た場合、ゲート２とn+層4a,4bが近接しているためにド
レイン耐圧が小さく、第６図に示す従来構造では、ゲー
ト２とn+層4a,4bとが分離されてドレイン耐圧は大きく
なるが、対称ゲート構造であるためゲート・ソース間も
分離されており、ソース抵抗が高くなり電流駆動能力が
小さくなる。また、第７図に示す従来構造は非対称ゲー
ト構造ではあるが、セルフアラインプロセスでないた
め、非対称ゲート形成の再現性が乏しい等の問題点があ
った。
このように、素子の高周波領域での高性能化，高信頼性
化を図るためには、GaAs-MESFETの相互コンダクタンスg
m及びゲート・ドレイン耐圧の増大と、ゲート及びソー
スの各寄生抵抗の低減を図ることが必要であり、これを
実現するには、ゲート長，ゲート・ソース間距離を狭く
し、ゲート・ドレイン間距離を広くすることが有効であ
ると考えられている。
従来、このような寄生抵抗の低減を図り、しかもゲート
長を短縮した非対称ゲート構造を有するGaAs-MESFETの
製造方法として第４図（ａ）〜（ｆ）に示されたものが
ある。即ち、第４図は特開昭62-86870号公報に示された
従来のGaAs-MESFETの主要製造工程における断面図を示
しており、図において、21は半絶縁性GaAs基板、22は活
性層、23は高融点金属シリサイド層、24は高濃度ソース
領域、25は高濃度ドレイン領域、26はソース電極、27は
ドレイン電極、28は絶縁膜、29はレジストである。
以下、製造方法を図に従って説明する。
まず、半絶縁性GaAs基板21にシリコンイオンを注入し、
チャネル領域となる活性層２を形成する（第４図
（ａ））。そして、活性層２の表面に高融点金属シリサ
イドを形成し、さらにCVD法によりSiO2よりなる絶縁膜
を堆積し、通常の写真食刻法を用いてドレイン・ソース
領域間距離に相当する長さの高融点金属シリサイド層2
3,絶縁膜28を形成する（第４図（ｂ））。次に、ホトレ
ジスト29を高融点金属シリサイド層23,絶縁膜28のソー
ス側端面側を覆うように設け、ホトレジスト29をマスク
として高融点金属シリサイド層23上の絶縁膜28を一部除
去する（第４図（ｃ））。さらに、ホトレジスト29を除
去し、基板にシリコンイオンを注入する（第４図
（ｄ））。そして、絶縁膜28をマスクとして高融点金属
シリサイド層23のドレイン側の一部をエッチングにより
除去し、砒素雰囲気中で熱処理をしてソース領域24及び
ドレイン領域25を形成する（第４図（ｅ））。次に、通
常の写真食刻法を用いてオーミック電極をソース領域24
及びドレイン領域25上に形成し、ソース電極26及びドレ
イン電極27とし、最後に絶縁膜28を除去して完成する
（第４図（ｆ））。以上のようなセルフアラインプロセ
スで形成された電界効果トランジスタは高融点シリサイ
ド層23とドレイン領域25との間にある一定の距離を有し
ているので、ゲート・ドレイン耐圧を高く保持できる。
〔発明が解決しようとする課題〕
しかしながら、従来の電界効果トランジスタは以上のよ
うに構成されており、ゲート電極23のゲート長，及びゲ
ート電極とドレイン領域25との間隔はゲート電極23のサ
イドエッチングにより決定しているので、ゲート長，及
びゲート・ドレイン領域間隔の制御性が悪く、また、ゲ
ート電極23の下の活性層22やドレイン領域25はサイドエ
ッチングの間中プラズマにさらされていることとなり、
これによりダメージを受けてFETの特性の劣化を生じや
すいという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、十分なドレイン耐圧が得られるとともに、十
分な電流駆動能力が得られ、特性の良いFETを高精度に
再現性良く形成できる電界効果トランジスタの製造方法
を提供することを目的とする。
〔課題を解決するための手段〕
この発明に係る電界効果トランジスタの製造方法は、半
導体基板上に活性層を形成した後、基板上のソース領域
形成部分を除く部分に設けたゲート層をマスクとして、
あるいは該ゲート層の上面及び側面を覆うように基板全
面に形成した絶縁膜の薄膜を形成し、この絶縁層とゲー
ト層をマスクとしてイオン注入法によりソース領域を形
成し、その後、上記絶縁膜の薄層を形成した場合にはこ
れを除去した後、ドレイン側ゲート端を決定するための
レジストパターンを形成し、エッチングによりゲート層
を加工してゲート電極を形成し、ドレイン側のゲート電
極側壁部分に所望の壁厚を有する絶縁膜を形成し、この
絶縁膜とレジストをマスクとしてイオン注入法によりド
レイン領域を形成した後、レジストと絶縁膜を除去し、
ソース電極及びドレイン電極を形成するようにしたもの
である。また、本発明の電界効果トランジスタの製造方
法は、上述のドレイン領域形成後、基板全面にレジスト
を塗布してゲート電極が露出するまでエッチバックし、
上記ゲート電極上に、該ゲート電極からソース領域上及
びドレイン領域上に突出した幅を有する低抵抗金属層を
形成して、上記ゲート電極と上記低抵抗金属層でＴ型ゲ
ート電極構造を形成し、レジストを除去した後に、上記
低抵抗金属層上及び基板上にオーミック金属を蒸着し、
ソース電極及びドレイン電極を形成するようにしたもの
である。
〔作用〕
この発明の電界効果トランジスタは以上のような方法に
より製造したので、セルフアラインによりゲート電極と
ドレイン領域との間隔を広く、ゲート電極とソース領域
との間隔は近接して形成でき、ソース抵抗の低減とゲー
ト・ドレイン耐圧及び電流駆動能力の向上を同時に満た
す素子を再現性良く形成できる。また、ゲート・ドレイ
ン領域間は絶縁膜のゲート側壁厚により必要に応じて所
望の広さにセルフラインに制御できるとともにソース領
域とドレイン領域とを互いに異なる工程で形成するの
で、ソース領域をドレイン領域よりも高濃度にでき、こ
れによりソース抵抗の低減とゲート・ドレイン耐圧をさ
らに向上できる。さらにゲート電極の上層として低抵抗
金属層を設けるようにした構造ではゲート抵抗の低減も
図ることができる。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第１図（ａ）〜（ｄ）は本発明の第１の実施例による電
界効果トランジスタの製造方法を示す工程断面図であ
り、図において、１は半絶縁性GaAs基板、２は耐熱性ゲ
ート、３はｎ型チャネル層、41はソース用n+層、42はド
レイン用n+層、５はレジスト、６は絶縁膜、６′は耐熱
性ゲート２の側壁の絶縁膜、７はソース電極、８はドレ
イン電極である。
次に製造方法について説明する。
まず、第１図（ａ）に示すように〜600μｍの厚さを有
する半絶絶縁性GaAs基板１の主表面全面に数百ÅのSiO,
SiON,あるいはSiNからなる層を形成し、30〜50KeV,1〜
６×1012cm-2でSiイオンを注入し、熱処理をした後に上
記SiO,SiON,あるいはSiNからなる層を除去してｎ型チャ
ネル層３を形成する。さらに基板全面にスパッタ，ある
いはCVD法によりWN,WAl,WSix,W等からなる耐熱性ゲート
材料２を2000〜5000Å堆積し、ソース用n+層形成部分の
み選択エッチングを行った後、該耐熱性ゲート材料２を
マスクとしてSiイオンあるいはSeイオンを50〜100Kev,1
×1013cm-2以上で注入し、ソース用高濃度n+層41を形成
する。この直後に該ソース用n+層のマニールとしてアル
シン（AsH3）雰囲気中で800度の熱処理を行なう。
次に、第１図（ｂ）に示すようにドレイン側ゲート端を
決定するためのレジストパターン５を形成し、RIE,ある
いはECRエッチングにより所望のゲート長に耐熱性ゲー
ト材料２を加工してゲート電極２′を形成した後、絶縁
膜６（SiN,SiO2,SiO,SiON等）を全面に形成する。次に
第１図（ｃ）に示すようにCF4系，NF3系，あるいはSF6
系とO2とH2との混合ガスを用いた異方性のドライエッチ
ング，例えば、RIEやECRエッチングにより該絶縁膜６を
ゲート電極２′の側壁に残すように加工する。この時、
エッチングの諸条件を選択することにより、ゲート側壁
に残存する絶縁膜６′の横幅が所望のゲート電極２′と
ドレイン領域との間隔に等しくなるようにする。その
後、該ゲート側壁の絶縁膜６′とレジスト５をマスクと
して、基板全面にSiイオン，あるいはSeイオンを50KeV,
1×1013cm-2以下で注入し、ソース領域41よりも低濃度
でしかもソース領域41よりも浅くドレイン用低濃度n+領
域42を形成する。そして、不要のゲート側壁の絶縁膜
６′とレジスト５を除去し、アルシン雰囲気中で800度
の熱処理を数分から数十分行う。ここで、ソース領域41
の熱処理は（ａ）の段階で行なうようにしているが、
（ａ）の段階では行わずにこの段階でドレイン領域の熱
処理と同時に行なうようにしてもよい。
そして第１図（ｄ）に示すように、ソース用n+層41,ド
レインn+層42上にそれぞれAu・Ge/Ni/AuあるいはGe/Ni/
Auからなるソース電極7,及びドレイン電極８を形成す
る。この時、ゲート・ソース電極間距離は約0.5〜0.8μ
ｍ程度になるようにし、また、ゲート・ドレイン電極間
距離はこれよりも広く形成するようにする。
このような上記第１の実施例においては、耐熱性ゲート
・セルフアラインプロセスにより、ゲート電極２′とド
レイン用n+層42との間隔は絶縁膜６′のゲート側壁厚で
制御し、また、ゲート電極２′とソース用n+層41とは同
一面を境界として形成するので、写真製版の精度にたよ
ることなく再現性良く形成することができる。また、ゲ
ート２′とドレイン用n+層42との間はセルフラインで必
要に応じて所望の広さに制御できるので、寸法精度が格
段に向上するとともに、ソース抵抗の低減とゲート・ド
レイン耐圧及び電流駆動能力の向上を同時に実現するこ
とができる。
また、本実施例ではソース用n+層41とドレイン用n+層42
は互いに異なる工程で形成し、しかもソース用n+層41は
高濃度で基板１内に深く、ドレイン用n+層42は低濃度で
基板１内に浅く形成するようにしたので、ソース抵抗の
低減とゲート・ドレイン耐圧の向上をさらに図ることが
できる。
さらに、ゲート電極２′とソース用n+層41間とは同一面
を境界としているので、多くの電流量を必要とする例え
ばアナログ用途の際には非常に有効である。
一方、デジタル用途の場合には、一般に上記のアナログ
用途の場合とは異なり、しきい値電圧Vthを安定に制御
できる制御性の良いFETが一般に要求されるが、この場
合にはゲート電極２′とソース用n+層41との間に数千Å
の間隔を設けるようにすればよい。即ち、第２図（ａ）
〜（ｄ）は本発明の第２の実施例による非対称ゲート構
造を有する電界効果トランジスタの製造方法を示す各工
程の断面図であり、図において、第１図と同一符号は同
一部分を示し、12は絶縁膜である。
以下、製造方法について説明する。
まず、第２図（ａ）の工程において、半絶縁性GaAs基板
１の主表面に数百ÅのSiO,SiON,あるいはSiNからなる層
を形成し、30〜50KeV,1〜６×1012cm-2でSiイオンを注
入し、熱処理をした後に上記SiO,SiON,あるいはSiNから
なる層を除去してｎ型チャネル層３を形成する。さらに
基板１全面にスパッタ，あるいはCVD法によりWN,WAl,WS
ix,W等からなる耐熱性ゲート材料２を2000〜5000Å堆積
する。ソース用n+層形成部分のみ選択エッチングを行っ
た後、約2500Å以下の膜厚を有するSiO,SiN,SiON,ある
いはSiO2等からなる絶縁膜12を全面に形成する。そし
て、該絶縁膜12をマスクとしてにSiイオンあるいはSeイ
オンを50〜100KeV,1×1013cm-2以上で注入し、ソース用
高濃度n+層41を形成し、この直後に絶縁膜12を除去し、
ソース用n+層のアニールとしてアルシン（AsH3）雰囲気
中で800度の熱処理を行なう。
その後の第２図（ｂ）〜（ｄ）の工程はそれぞれ上述の
第１図（ｂ）〜（ｄ）に示すの工程と同様であるので省
略する。
このような上記第２の実施例においては、上記第１の実
施例の効果に加えて、第２図（ａ）の工程において、ソ
ース用n+層41を形成する前に基板全面に絶縁膜12を形成
し、これをマスクとしてソース用n+層41を形成し、ソー
ス用n+層41とゲート電極２′間に上記絶縁膜12の膜厚の
分だけの間隔を持たせるようにしているので、これによ
りソース・ゲート間の短絡を防止することができる。
また、第３図（ａ）〜（ｄ）は本発明の第３の実施例に
よる電界効果トランジスタの製造方法を示す各工程の断
面図であり、図において第１図と同一符号は同一部分を
示し、９は粘性の小さいレジスト、10はレジスト、11,1
1a,11bはオーミック電極、13は低抵抗金属である。
次に、製造方法について説明する。
第３図（ａ）に至るまでの製造工程は第１図（ａ）〜
（ｃ）と同一であり、その後、第３図（ａ）に示すよう
に基板全面に比較的粘性の小さいレジスト９を塗布して
レジスト９の平坦化を行なう。
そして第３図（ｂ）に示すようにCF4系とO2の混合ガス
を用いたRIEによりレジスト9,レジスト５と絶縁膜６′
とをエッチングし、ゲート電極２′の頭出しを行なう。
但し、エッチングはレジスト9,レジスト５との絶縁膜
６′のエッチレートがほぼ同等となる条件を選択する。
そしてゲート電極２′の上部にゲート電極２′より幅広
の上層ゲートパターン用のレジスト抜きパターン10を形
成する。
次に、第３図（ｃ）に示すように基板全面にTi/Au,Ti/M
o/Au,あるいはTi/Pt/Au等の低抵抗金属を蒸着し、リフ
トオフ法によりゲート電極２′の上層として低抵抗金属
層13を形成する。その後、さらに該低抵抗金属層13をマ
スクにAu・Ge/Ni/AuあるいはGe/Ni/Auを蒸着してオーミ
ック電極11,11a,11bを形成する。
そして、第３図（ｄ）に示すようにゲート電極２′の側
壁に形成された絶縁膜６′を除去し、本素子を完成す
る。
以上のように、第３の実施例によれば、ゲート電極２′
上にゲート長よりも大きい寸法を有する低抵抗金属層13
を設けるようにしたので、上記第１の実施例の効果に加
えて、ゲート抵抗を大幅に低減でき、高周波領域での高
性能化を図ることができる。
なお、上記第３の実施例では第１図（ｄ）の工程におい
て、絶縁膜６′を除去するようにしているが、これは第
３図（ｃ）の段階で絶縁膜６′を有することにより本素
子がリークの特性の良い方向に働く場合には除去する必
要はない。
また、上記第３の実施例では、ゲート電極２′とソース
用n+層41とが隣接している構造のものを適用したが、こ
れは勿論、上記第２の実施例に示すようにゲート電極
２′とソース用n+層41との間に一定を間隔を有する素子
に適用してもよい。
なお、上記第1,第２及び第３の実施例ではGaAs−MESFET
を用いたが、GaAs−JFET、InP−MISFETあるいはSi−MOS
FET等、あらゆるFETの非対称ゲート形成方法として広く
適用することができる。
〔発明の効果〕
以上のようにこの発明によれば、半導体基板上に活性層
を形成した後、基板上のソース領域形成部分を除く部分
に設けたゲート層をマスクとして、あるいは該ゲート層
の上面及び側面を覆うように基板全面に形成した絶縁膜
の薄層を形成し、この絶縁膜とゲート層をマスクとして
イオン注入法によりソース領域を形成し、その後、上記
絶縁膜の薄層を形成した場合にはこれを除去した後、ド
レイン側ゲート端を決定するためのレジストパターンを
形成してエッチングによりゲート電極を形成し、ドレイ
ン側のゲート電極側壁部分に所望の壁厚を有する絶縁膜
を形成し、絶縁膜とレジストをマスクとしてイオン注入
によりドレイン領域を形成した後、レジストと絶縁膜を
除去してソース電極及びドレイン電極を形成するように
したので、ゲート・ドレイン領域間隔をゲート側壁厚で
制御された間隔を有するとともに、ゲートとソース領域
とは同一面を境界とするか、もしくは絶縁膜厚で制御さ
れた間隔を有することとなるので、従来の耐熱性ゲート
・セルフアラインFETで同時に実現できなかったドレイ
ン耐圧と電流駆動能力の向上を図ることができる。ま
た、セルフアラインゲート・プロセスを用いて非対称ゲ
ートを作製したので再現性，制御性が非常に良く、ゲー
ト長，ゲート，ソース領域間，及びゲート・ドレイン領
域間の寸法精度を格段に向上することができる。また、
さらにはソース領域とドレイン領域とを別々の工程で形
成したので、容易にソース領域を高濃度に、また、ドレ
イン領域を低濃度に形成でき、これによりさらなるソー
ス抵抗の低減とドレイン耐圧の向上を図ることができ
る。
また、本発明によれば上述のドレイン領域形成後、基板
全面にレジストを塗布してゲート電極が露出するまでエ
ッチバックし、上記ゲート電極上に、該ゲート電極から
ソース領域上及びドレイン領域上に突出した幅を有する
低抵抗金属層を形成して、上記ゲート電極と上記低抵抗
金属層でＴ型ゲート電極構造を形成し、レジストを除去
した後に、上記低抵抗金属層上及び基板上にオーミック
金属を蒸着し、ソース電極及びドレイン電極を形成する
ようにしたので、上記の効果に加えてさらにゲート抵抗
を低減することができ、高周波領域で高利得が得られる
効果がある。
【図面の簡単な説明】
第１図（ａ）〜（ｄ）は本発明の第１の実施例による電
界効果トランジスタの製造方法の各主要工程の断面図、
第２図（ａ）〜（ｄ）は本発明の第２の実施例による電
界効果トランジスタの製造方法の各主要工程の断面図、
第３図（ａ）〜（ｄ）は本発明の第３の実施例による電
界効果トランジスタの製造方法の各主要工程の断面図、
第４図（ａ）〜（ｆ）は従来の電界効果トランジスタの
製造方法を示す各工程の断面図、第５図，第６図，第７
図はそれぞれ従来の電界効果トランジスタの構造を示す
断面図である。 図において、１…半導体絶縁性GaAs基板、２…耐熱性ゲ
ート材料、２′…ゲート電極、３…ｎ型チャネル層、41
…ソース用n+層、42…ドレイン用n+層、5,9…粘性の小
さいレジスト、10…レジスト、６…絶縁膜、６′…ゲー
ト側壁の絶縁膜、７…ソース電極、８…ドレイン電極、
11,11a,11b…オーミック電極、12…絶縁膜、13…低抵抗
金属層。 なお図中同一符号は同一又は相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】非対称ゲート構造を有する電界効果トラン
    ジスタの製造方法において、 半導体基板上に活性層を形成した後、基板上のソース領
    域形成部分を除く部分にゲート層を形成する第１の工程
    と、 上記ゲート層、もしくは該ゲート層，及び該ゲート層の
    上面及び側面を覆うように基板全面に形成した第１の絶
    縁膜をマスクとしてイオン注入法によりソース領域を形
    成し、その後、上記第１の絶縁膜を形成した場合にはこ
    れを除去する第２の工程と、 ドレイン側ゲート端を決定するためのレジストパターン
    を形成し、エッチングにより上記ゲート層を加工してゲ
    ート電極を形成する第３の工程と、 ドレイン側のゲート電極側壁部分に所望の壁厚を有する
    第２の絶縁膜を形成し、該第２の絶縁膜と上記レジスト
    をマスクとしてイオン注入法によりドレイン領域を形成
    する第４の工程と、 上記レジスト及び第２の絶縁膜を除去し、ソース電極及
    びドレイン電極を形成する第５の工程とを含むことを特
    徴とする電界効果トランジスタの製造方法。
  2. 【請求項２】非対称ゲート構造を有する電界効果トラン
    ジスタの製造方法において、 半導体基板上に活性層を形成した後、基板上のソース領
    域形成部分を除く部分にゲート層を形成する第１の工程
    と、 上記ゲート層、もしくは該ゲート層，及び該ゲート層の
    上面及び側面を覆うように基板全面に形成した第１の絶
    縁膜をマスクとしてイオン注入法によりソース領域を形
    成し、その後、上記第１の絶縁膜を形成した場合にはこ
    れを除去する第２の工程と、 ドレイン側ゲート端を決定するための第１のレジストパ
    ターンを形成し、エッチングにより上記ゲート層を加工
    してゲート電極を形成する第３の工程と、 ドレイン側のゲート電極側壁部分に所望の壁厚を有する
    第２の絶縁膜を形成し、該第２の絶縁膜と上記第１のレ
    ジストをマスクとしてイオン注入法によりドレイン領域
    を形成する第４の工程と、 基板全面に第２のレジストを塗布し、該第２のレジスト
    を上記ゲート電極が露出するまでエッチバックする第５
    の工程と、 上記ゲート電極上に、該ゲート電極から上記ソース領域
    上及びドレイン領域上に突出した幅を有する低抵抗金属
    層を形成し、上記ゲート電極と上記低抵抗金属層でＴ型
    ゲート電極構造を形成する第６の工程と、 上記第1,第２のレジストを除去した後、上記低抵抗金属
    層上及び基板上にオーミック金属を蒸着し、ソース電極
    及びドレイン電極を形成する第７の工程とを含むことを
    特徴とする電界効果トランジスタの製造方法。
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