JPH01255217A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01255217A JPH01255217A JP8231988A JP8231988A JPH01255217A JP H01255217 A JPH01255217 A JP H01255217A JP 8231988 A JP8231988 A JP 8231988A JP 8231988 A JP8231988 A JP 8231988A JP H01255217 A JPH01255217 A JP H01255217A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体装置の製造方法に関し、特にＮ型シ
リコン基板ヘボロン等のＰ型不純物を拡散し、Ｐ−Ｎ接
合を形成する場合の拡散工程を改良した半導体装置の製
造方法に関するものである。
リコン基板ヘボロン等のＰ型不純物を拡散し、Ｐ−Ｎ接
合を形成する場合の拡散工程を改良した半導体装置の製
造方法に関するものである。
［従来の技術］
Ｐ型不純物としてボロンを用いた従来のボロン拡散工程
の一例を第４図に示す。
の一例を第４図に示す。
図において、まず工程（４−１）では不純物源としてボ
ロンナイトライド（Ｂ Ｎ）を用い、デボージション拡
散を実施する。このデポジション拡散工程（４−１）の
詳細を第５図に示す。
ロンナイトライド（Ｂ Ｎ）を用い、デボージション拡
散を実施する。このデポジション拡散工程（４−１）の
詳細を第５図に示す。
すなわち、工程（５−１）でシリコン基板を炉内に挿入
し、次いで、（５−２）で加熱温度８００℃、窒素と酸
素の混合ガス雰囲気中で約１５分間、熱処理した後、次
の工程（５−３）で同じく加熱温度８００℃、窒素、酸
素及び水素の混合カス中で約１分間熱処理する。次に、
工程（５−４）では、加熱温度を１０００℃に上げ、窒
素カス雰囲気中において、約６０分間、熱処理する。
し、次いで、（５−２）で加熱温度８００℃、窒素と酸
素の混合ガス雰囲気中で約１５分間、熱処理した後、次
の工程（５−３）で同じく加熱温度８００℃、窒素、酸
素及び水素の混合カス中で約１分間熱処理する。次に、
工程（５−４）では、加熱温度を１０００℃に上げ、窒
素カス雰囲気中において、約６０分間、熱処理する。
次の工程（５−５）では、加熱温度を８００℃まで降温
させた後、最後の工程（５−６）でシリコン基板を炉内
から取り出す。
させた後、最後の工程（５−６）でシリコン基板を炉内
から取り出す。
以上てデポジション拡散工程（４−１）を終了し、第４
図に示すデイグラス処理工程（４−２）に移る。
図に示すデイグラス処理工程（４−２）に移る。
すなわち、デイグラス処理工程（４−２）では、拡散炉
から引出したシリコン基板の表面に付着している不要物
を所定の希釈フッ酸で除去する。次いで、工程（４−３
）では、必要な拡散深度を得るために、１２５０℃、４
０時間程度の高温、長時間のドライブインを行なう。
から引出したシリコン基板の表面に付着している不要物
を所定の希釈フッ酸で除去する。次いで、工程（４−３
）では、必要な拡散深度を得るために、１２５０℃、４
０時間程度の高温、長時間のドライブインを行なう。
しかしながら、上記デイグラス工程（４−２）で除去で
きない付着物がシリコン基板上に残存し、この付着物が
その後のドライブイン工程（４−３）で活性化し、不純
物源となってしまうため、ドライブイン後の正確な不純
物濃度の制御ができなかった。
きない付着物がシリコン基板上に残存し、この付着物が
その後のドライブイン工程（４−３）で活性化し、不純
物源となってしまうため、ドライブイン後の正確な不純
物濃度の制御ができなかった。
この欠点を回避するため、従来では工程（４−４）に示
すように、デイグラス工程（４−２）後、シリコン基板
を約８００℃、２０分間酸化性雰囲気中で熱処理をする
酸化処理工程を実施し、再デグラス処理工程（４−５）
を経た後、ドライブイン工程（４−６）を実施していた
。
すように、デイグラス工程（４−２）後、シリコン基板
を約８００℃、２０分間酸化性雰囲気中で熱処理をする
酸化処理工程を実施し、再デグラス処理工程（４−５）
を経た後、ドライブイン工程（４−６）を実施していた
。
因に、第１回目のデグラス処理工程（４−２）を経た後
のシリコン基板上に残存するＢｘＳｉｙと呼ばれるエツ
チング不能な付着物の残膜は数百へであり、これが第２
回目の再デグラス工程（４−５）を実施すると、付着物
の残膜は、数十Ａ程度となり、実用上殆ど問題のない程
度まで除去できることが判明した。
のシリコン基板上に残存するＢｘＳｉｙと呼ばれるエツ
チング不能な付着物の残膜は数百へであり、これが第２
回目の再デグラス工程（４−５）を実施すると、付着物
の残膜は、数十Ａ程度となり、実用上殆ど問題のない程
度まで除去できることが判明した。
［解決しようとする課題］
従来の半導体装置の製造方法においては、ボロン拡散工
程終了後、毎回ボロンの不純物濃度が均一にならず、ば
らつきが多いことに鑑み、ドライブイン工程前に酸化処
理工程、再デイグラス工程を実施しており、本来的には
不要である工程を経なければならず、工程数が増加し、
半導体装置の製造原価を引上げる一因となる等の問題点
があった。
程終了後、毎回ボロンの不純物濃度が均一にならず、ば
らつきが多いことに鑑み、ドライブイン工程前に酸化処
理工程、再デイグラス工程を実施しており、本来的には
不要である工程を経なければならず、工程数が増加し、
半導体装置の製造原価を引上げる一因となる等の問題点
があった。
［発明の目的］
この発明は、上記のような課題を解消するためになされ
たもので、ドライブイン工程前の酸化処理工程及び再デ
イグラス処理工程を経ることなく、確実にシリコン基板
上の付着物を除去でき、製造工程の短縮により安価な半
導体装置が得られる製造方法を提供することを目的とす
る。
たもので、ドライブイン工程前の酸化処理工程及び再デ
イグラス処理工程を経ることなく、確実にシリコン基板
上の付着物を除去でき、製造工程の短縮により安価な半
導体装置が得られる製造方法を提供することを目的とす
る。
［問題点を解決するための手段］
この発明に係る半導体装置の製造方法は、Ｐ型不純物と
してのボロンをＮ型シリコン基板へ拡散するに当り、所
定の不純物原子量を拡散した後、次いでその拡散温度以
下の温度で、かつ、酸化性雰囲気中で熱処理し、拡散時
にシリコン基板に付着する物質を酸化物に変質させ、次
工程の酸化物エツチング工程で、シリコン基板上の不要
な付着物質を除去するようにしたものである。
してのボロンをＮ型シリコン基板へ拡散するに当り、所
定の不純物原子量を拡散した後、次いでその拡散温度以
下の温度で、かつ、酸化性雰囲気中で熱処理し、拡散時
にシリコン基板に付着する物質を酸化物に変質させ、次
工程の酸化物エツチング工程で、シリコン基板上の不要
な付着物質を除去するようにしたものである。
［作用］
この発明の半導体装置の製造方法においては、酸化処理
工程及び再デイグラス処理工程を経ることなく、１回の
デイグラス処理工程によりシリコン基板上の不要な付着
物質を完全に除去できる。
工程及び再デイグラス処理工程を経ることなく、１回の
デイグラス処理工程によりシリコン基板上の不要な付着
物質を完全に除去できる。
［実施例］
以下に、この発明の詳細な説明する。
この発明の製造工程の全体は、第１図に示すように、デ
ボジョン拡散工程（１−１）、デイグラス処理工程（１
−２）、ドライブイン工程（１−３）から成る。
ボジョン拡散工程（１−１）、デイグラス処理工程（１
−２）、ドライブイン工程（１−３）から成る。
上記のデポジション拡散工程（１−１）の詳細を第２図
に示す。
に示す。
第２図において、シリコン基板を炉内に挿入する工程（
２−１）ないし窒素ガス雰囲気中で８００℃まで降温す
る工程（２−５）までは、従来の工程と同様である。し
かしながら、各種の実験を通して生まれたものであるが
、次の工程（２−６）で、窒素と酸素の混合ガス中にお
いて、約８分間、熱処理するところに本発明の最大の特
徴がある。
２−１）ないし窒素ガス雰囲気中で８００℃まで降温す
る工程（２−５）までは、従来の工程と同様である。し
かしながら、各種の実験を通して生まれたものであるが
、次の工程（２−６）で、窒素と酸素の混合ガス中にお
いて、約８分間、熱処理するところに本発明の最大の特
徴がある。
この熱処理工程（２−６）を経て次の工程（２−７）で
炉内から取り出したりシリコン基板は、その表面の付着
物の層を殆どすべて酸化物に変質させることに成功した
。
炉内から取り出したりシリコン基板は、その表面の付着
物の層を殆どすべて酸化物に変質させることに成功した
。
すなわち、上記の付着物を酸化物にすることができれば
、続く第１回のデイグラス工程（１−２）では、全てそ
の付着物をエツチングにより除去することができるので
、次のドライブイン工程（１−３）後の不純物濃度をき
わめて安定化させことができる。
、続く第１回のデイグラス工程（１−２）では、全てそ
の付着物をエツチングにより除去することができるので
、次のドライブイン工程（１−３）後の不純物濃度をき
わめて安定化させことができる。
第３図は、上記の処理結果を示すグラフである。
すなわち、そのグラフ左側縦軸にシリコン基板表面の表
面抵抗ρ５を採り、右側縦軸にシリコン基板上に残る除
去不能な膜厚が採ってあり、また、横軸に本発明での酸
化処理時間が採っである。
面抵抗ρ５を採り、右側縦軸にシリコン基板上に残る除
去不能な膜厚が採ってあり、また、横軸に本発明での酸
化処理時間が採っである。
このグラフにおいて、酸化処理時間が０分では、本発明
の酸化処理を行なわない従来の工程と同様となる。
の酸化処理を行なわない従来の工程と同様となる。
また、図において、曲線ｌはボロンデポジション工程（
１−１）が終了したときの変化で、本発明の処理時間が
長くなるに従い、シリコン基板の表面抵抗ρ３は除徐に
高くなっていくが、あまり大きな変化はない。
１−１）が終了したときの変化で、本発明の処理時間が
長くなるに従い、シリコン基板の表面抵抗ρ３は除徐に
高くなっていくが、あまり大きな変化はない。
曲線２はデイグラス処理工程後のシリコン基板表面に残
存するＢｘＳ ｉ ｙといわれるエツチングにより除去
することができない不要付着物質の膜厚を示している。
存するＢｘＳ ｉ ｙといわれるエツチングにより除去
することができない不要付着物質の膜厚を示している。
図から明らかなように、熱処理工程（２−６）で５〜１
０分の処理時間後にデイグラス処理工程（１−２）を経
ての上記の付着物質の残存膜厚は、急激に減少する。
０分の処理時間後にデイグラス処理工程（１−２）を経
ての上記の付着物質の残存膜厚は、急激に減少する。
曲線３はデイグラス処理工程が終了したシリコン基板表
面の表面抵抗ρ８を示し、曲線２の残存する付着物の膜
厚の減少と共に、ρ５は高くなり、やがてばらつきのな
い安定した状態となる。
面の表面抵抗ρ８を示し、曲線２の残存する付着物の膜
厚の減少と共に、ρ５は高くなり、やがてばらつきのな
い安定した状態となる。
すなわち、残存膜厚のばらつきの少なさがそのまま、ト
ライブイン工程後のシリコン基板の表面抵抗ρ５のばら
つきの少なさとなって表われている。
ライブイン工程後のシリコン基板の表面抵抗ρ５のばら
つきの少なさとなって表われている。
［発明の効果］
この発明は上記のように構成したので、酸化処理工程及
び再デイグラス処理工程を経ることなく、１回のデイグ
ラス処理工程でシリコン基板上の付着物質を除去できる
ため、従来の製造工程に比較し、ボロン拡散全体の処理
工程が短縮され、従って半導体装置の製造原価の低減に
寄与するところ大であると共に、ドライブイン後のシリ
コン基板の表面抵抗を安定化させることができる等の優
れた効果がある。
び再デイグラス処理工程を経ることなく、１回のデイグ
ラス処理工程でシリコン基板上の付着物質を除去できる
ため、従来の製造工程に比較し、ボロン拡散全体の処理
工程が短縮され、従って半導体装置の製造原価の低減に
寄与するところ大であると共に、ドライブイン後のシリ
コン基板の表面抵抗を安定化させることができる等の優
れた効果がある。
第１図は、この発明の半導体装置の製造方法の全体を示
す工程図、第２図は上記工程中、デポジション工程の詳
細を示す処理工程図、第３図は、この発明の処理工程を
実施した場合の酸化処理時間とシリコン基板の表面抵抗
及びその基板表面に生成される付着物の残存膜厚との関
係を示すグラフ、第４図は、従来の半導体装置の製造方
法の全体を示す工程図、第５図は上記従来の工程中、デ
ポジション工程の詳細を示す処理工程図である。 １−１・・・デポジション拡散工程 １−２・・・デイグラス処理工程 １−３・・・ドライブイン工程 ２−６・・・酸化性雰囲気熱処理工程
す工程図、第２図は上記工程中、デポジション工程の詳
細を示す処理工程図、第３図は、この発明の処理工程を
実施した場合の酸化処理時間とシリコン基板の表面抵抗
及びその基板表面に生成される付着物の残存膜厚との関
係を示すグラフ、第４図は、従来の半導体装置の製造方
法の全体を示す工程図、第５図は上記従来の工程中、デ
ポジション工程の詳細を示す処理工程図である。 １−１・・・デポジション拡散工程 １−２・・・デイグラス処理工程 １−３・・・ドライブイン工程 ２−６・・・酸化性雰囲気熱処理工程
Claims (1)
- Ｐ型不純物をＮ型シリコン基板へ拡散するに当り、所
定の不純物原子量を拡散した後、次いでその拡散温度以
下の温度で、かつ、酸化性雰囲気中で熱処理し、当該拡
散時に前記シリコン基板に付着する物質を酸化物に変質
させ、次工程の酸化物エッチング工程で、前記シリコン
基板上の不要な物質を除去するようにしたことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8231988A JPH01255217A (ja) | 1988-04-05 | 1988-04-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8231988A JPH01255217A (ja) | 1988-04-05 | 1988-04-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01255217A true JPH01255217A (ja) | 1989-10-12 |
Family
ID=13771246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8231988A Pending JPH01255217A (ja) | 1988-04-05 | 1988-04-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01255217A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5334556A (en) * | 1993-03-23 | 1994-08-02 | Texas Instruments Incorporated | Method for improving gate oxide integrity using low temperature oxidation during source/drain anneal |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5969923A (ja) * | 1982-10-15 | 1984-04-20 | Fuji Electric Co Ltd | ほう素拡散方法 |
-
1988
- 1988-04-05 JP JP8231988A patent/JPH01255217A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5969923A (ja) * | 1982-10-15 | 1984-04-20 | Fuji Electric Co Ltd | ほう素拡散方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5334556A (en) * | 1993-03-23 | 1994-08-02 | Texas Instruments Incorporated | Method for improving gate oxide integrity using low temperature oxidation during source/drain anneal |
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