JPH03218637A - 電界効果型半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は電界効果型半導体装置とその製造方法に関し　
特に集積回路用の電界効果型トランジスタ素子により構
成された半導体装置とその高性能化と高信頼性化に適し
た製造方法に係わるものであも 従来の技術 シリコン半導体を用いた電界効果型素子、例えば　いわ
ゆるＭＯＳ｝ランジスタ等による集積回路の分野では　
構成素子の微細化が大きく進展レサブミクロンの領域に
おいて研究開発がおこなわれてい４　　ＭＯＳ等の素子
の微細化のために種々の構ゑ　製造方法上の改良がなさ
れてきた力丈　この微細化による高性能｛１．　　高機
能化に相反して、短チャンネル効果　ホットキャリャ効
果等の影響による信頼性の悪化が観測さｈ　　ＭＯＳを
用いた装置の電源電圧の低下を強いられていもこのよう
な状況において新しい構造のデバイスの研究が進められ
ている八　例えｇ；ＵＭＯＳトランジスタに供給する電
源電圧を大きくとれる素子構造とその製造方法を報告し
たものとし″（，ＧＯＬ　Ｄ　（ｇａｔｅ−ｄｒａｉｎ
　ｏｖｅｒｌａｐｐｅｄ　ＬＤＤ）　　［井沢　他１９
８７年インターナショナル　エレクトロンデバイス　ミ
ーティング　テクニカルダイジェスト　オブ　ヘーハー
ズ　３８頁−４１頁（　ＩＺＡＷＡｅｔａｌ，、Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃ
ｅ　ＭｅｅｔｉｎｇＴｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ
　ｏｆ　Ｐａｐｅｒｓ　ｐｐ．３８−４１，　１９８７
）　］があも　従来のＭＯＳ技術の背景を理解するにあ
たり、このＧＯＬＤについて説明すも　第９図（ａ）〜
（ｄ）はＧＯＬＤのＭＯＳ｝ランジスタの主要部の製造
方法を説明する工程断面図であも第９図（ａ）のごとく
、ｐ型シリコン単結晶半導体層１００上へ　ゲート酸化
膜ｉｌ２．．薄い下層のポリシリコン膜１２Ｑ，厚い上
層のポリシリコン膜１５（Ｌシリコン酸化膜１６０ハ　
　順次形成された多層膜のゲート形成予定部上にレジス
トパターン１７０を通常のホトリソ工程にて形成すも　
薄いポリシリコン１２０と厚いポリシリコン１５０との
界面にζ１０．５〜１ナノメータの厚さの自然酸化膜が
形成されていも第９図（ｂ）のごとく、レジストパター
ンをマスクにして酸化膜パターン１６０Ａを形成したの
板　さらにこの酸化膜パターン１６０Ａをマスクとして
酸化膜に対して選択比の高いドライエッチングにて厚い
上層のポリシリコン１５０をエッチングすも　この味　
薄い下層のポリシリコン１２０の表面にある自然酸化膜
がエッチングのストッパーとして使用されポリシリコン
１５０が等方的な形状でエッチングされポリシリコンパ
ターン１５０Ａが形成されも　ここて酸化膜パターン１
６（ｌ　　ボリシリコンパターン１５０Ａをマスクにし
て、リンのイオン注入にて、　ｐ型半導体層１００中に
ソースおよびドレインとなるｎ型の半導体領域２００入
２００Ｂを形成すも　第９図（ｃ）のごとく、酸化膜パ
ターン１６０入　　ポリシリコンパターン１５０Ａの側
面にシリコン酸化膜２１０入　２１０Ｂを異方性のエッ
チングにて選択的に残置させも　ここて　これらの酸化
膜２１０入　２１０Ｂをマスクにして薄いシリコン膜を
エッチングして、実質的にゲート電極となるポリシリコ
ンパターン１２０Ａを形成すも　最後へ　第９図（ｄ）
のごとく、残置させた酸化膜２１０入２１ＯＢをマスク
として、高濃度のヒ素のイオン注入にてｐ型半導体層１
００中にソースの一部およびドレイン一部となるｎ型の
半導体領域２２０入　２２０Ｂを形成すも このような工程で作られたＧＯＬＤの構造上の特徴とし
て次のようなものがあも　ゲート電極用のポリシリコン
パターン１２０Ａに対して、　ドレインの端部のｎ型の
半導体領域２００Ｂが充分にオーバーラップ（０．２ミ
クロン以上）しており、このオーバーラップにより、　
ドレイン端部に印加された電界力（　通常の方法により
形成されたＭＯＳ素子（例え４；Ｕ　　Ｌ　Ｄ　Ｄ　［
　ｌｉｇｈｔｌｙ　　ｄｏｐｅｄ　　ｄｒａｉｎ］構造
Ｍ０Ｓ）に較べて小さくなるので、　ＧＯＬＤのドレイ
ン端部でのホットキャリアの発生が抑えられ　優れた信
頼性（寿命）の素子が得られていも，またチャンネル長
を小さくするにつれて、しきい値電圧（Ｖｔ）が低下す
べ　いわゆゑ　短チャンネル効果が小さいのて　従来の
ＭＯＳにくらべて、実効チャンネル長の小さいＭＯＳが
実現できも　チャンネル長を小さくできるので、相互コ
ンダクタンス（ｇｍ）が大きく、駆動力のあるＭＯＳト
ランジスタが得られも 発明が解決しようとする課題 しかし　第９図（ｂ）に示されたような従来の方法にお
けるゲート電極のエッチング工程において、次のような
問題点かあも （１）極めて膜厚の薄い自然酸化膜をエッチン／のスト
ッパーとして用いているので、厚い上層のポリシリコン
１５０のエッチングにおいて、大きな（数百倍以上）エ
ッチング選択比がいる特殊なドライエッチのエッチャン
トが必要であム （２）現状で（よ　酸化膜等に対して、数百倍の大きな
選択比のあるポリシリコンのエッチャントは等方性のエ
ッチングになりやすく、上部ポリシリコン１５０のパタ
ーンの細りが起こり、上部ポリシリコン配線の配線抵抗
が大きくなり、ゲートへの高速の信号入力応答が悪くな
ａ （３）上部ポリシリコン１５０のパターンの細リが起こ
り、酸化膜パターン１６０Ａがオーバーハングになるの
で、ポリシリコンパターン１５０Ａの側面に残置させた
酸化膜２１０＆　　２１０Ｂのカバレッジ形状が悪くな
り、また　この酸化膜をゲート電極となる下部ポリシリ
コンのエッチングマスクとして用いるので、ゲートの配
線幅（ゲート長）のバラツキの原因になりやすし （４）１ナノメータ程度の薄い自然酸化展のかわりく　
３ナノメータ以上の厚い酸化膜を用いると、上層のポリ
シリコン１５０から下層のポリシリコン１２０への電気
的接続が困難になム （５）第９図（ｃ）、　（ｄ）で示され黴　ボリシリコ
ンゲート電極１２０Ａのゲート長力丈　通常最小寸法で
加工されるシリコン酸化膜１６０Ａの長さよりも残置さ
れた　いわゆるサイドウォールと呼ばれるシリコン酸化
膜２１（１　　２１０Ｂの厚みだけ大きくなるの弘　従
来のＭＯＳのゲート長よりも大きくなり、集積度が悪く
なっていも 本発明＆よ　このようなゲートードレイン・オーバーラ
ップ構造ＭＯＳのゲート電極の形成上の問題点を課題ト
シ　　これを解決する新しいゲートードレイン・オーバ
ーラップ構造とその製造方法を提供するものであａ 課題を解決するための手段 この課題を解決するために本発明ζ戴　第１導電型の半
導体層の上に形成されたゲート用の第１の絶縁膜と、前
記ゲート用の絶縁膜の上に形成されたゲート電極となる
配線形状の第１の導電膜と、前記配線形状の第１の導電
膜の上からはみ出さない幅で形成された配線形状のバッ
ファー膜と、前記配線形状のバッファー膜の上に形成さ
れた配線形状の第２の導電膜と、前記配線形状の第２の
導電膜をマスクとして用いるイオン注入法により前記ゲ
ート電極となる第１の導電膜の端部の直下の前記第１の
導電型の半導体層中に配置されたソースとなる第２導電
型の第１の半導体領域およびドレインとなる第２導電型
の第２の半導体領域と、前記配線形状の第２の導電膜の
側面上と前記配線形状のバッファー膜の側面上とに選択
的に残置させた第３の導電膜と、前記残置させた第３の
導電膜と前記配線形状の第２の導電膜をマスクとして用
いるイオン注入法により、前記第１導電型の半導体層中
のソース側およびドレイン側に配置されたソースの一部
となる第２導電型の第３の半導体領域およびドレインの
一部となる第２導電型の第４の半導体領域とを備え　ド
レインとなる第２導電型の第２の半導体領域とソースと
なる第２導電型の第１の半導体領域との間をチャンネル
部として用，八　配線形状の第１の導電膜の上部表面と
配線形状の第２の導電膜の側面とを前記第３の導電膜を
介して電気的に接続し　、かつ、　配線形状の第１の導
電膜の幅が配線形状の第２の導電膜の幅とこの第２の導
電膜の両側に残置された第３の導電膜の幅との和へ　ほ
ぼ一致するように配置されていることを特徴とする電界
効果型半導体装置であム また本発明は　第１導電型の半導体層の上にゲート用の
第１の絶縁膜を形成する工程と、前記ゲート用の絶縁膜
の上にゲート電掻となる第１の導電膜を形成する工程と
、前記第１の導罵膜の上にバッファー膜を形成する工程
と、前記バッファー膜の上に第２の導電膜を形成する工
程と、前記バッファ−膜をエッチングのストッパーとし
て用い、前記第２の導電膜及びバッファ−膜を配線形状
にエッチングする工程と、前記配線形状の第２の導電膜
をマスクとして用いるイオン注入法により、第２導電型
の不純物を前記第１の導電膜を透過させて、前記第１の
導電型の半導体層中のソース側およびドレイン側の予定
されたゲート電極の端部の直下に注入して、ソースとな
る第２導電型の第１の半導体領域およびドレインとなる
第２導電型の第２の半導体領域とを形成する工程と、そ
の抵前記配線形状の第２の導電膜の側面上と前記エッチ
ングされたバッファ−膜の側面上に第３の導電膜を残置
させ、第１の導電膜の上部表面と第２の導電膜の側面と
を前記第３の導電膜を介して接続する工程と、前記残置
させた第３の導電膜と前記配線形状の第２の導電膜をエ
ッチングマスクとして用一入　前記第１の導電膜を配線
形状に形成する工程と、前記残置させた第３の導電膜と
前記配線形状の第２の導電膜をマスクとして用いるイオ
ン注入法により、第２導電型の不純物を前記第１導電型
の半導体層中のソース側およびドレイン側に注入して、
ソースの一部となる第２導電型の第３の半導体領域とド
レインの一部となる第２導電型の第４の半導体領域とを
形成する工程とを備えドレインとなる第２導電型の第２
の半導体領域とソースとなる第２導電型の第１の半導体
領域との間をチャンネル部として用い、　配線形状の第
１の導電膜の上部表面と配線形状の第２の導電膜の側面
とを残置された第３の導電膜を介して電気的に接続する
ことを特徴とする電界効果型半導体装置の製造方法であ
ａ 作用 本発明の方法による各手段により次のような作用が得ら
れ九 （１）バッファー膜の厚みを充分に大きくとることがで
きるので、上層の第２の導電膜のエッチングを簡単にお
こなうことができも （２）上層の第２の導電膜と下層の第１の導電膜との電
気的接続を第３の導電膜を介して、簡単に達成できも　
上層の第２の導電膜として、低抵抗の素材の導電膜を用
いておけは　下層の第１の導電膜と第３の導電膜の電気
抵抗｛よ　ＭＯＳ等の絶縁膜を介したゲートで名ヨ　　
必ずしも小さくする必要は無（〜 （３）バッファー膜の厚みを充分に大きくとることがで
きるので、エッチング選択比の悪い異方性のドライエッ
チングでｋ　上層の第２の導電膜のエッチングが容易と
なり、　したがってカバレツジ形状の良好で、パターン
の細りの無い配線電気抵抗の小さいゲート電極が得られ
も （４）第１の導電膜と第２の導電膜の組合せを任意に選
ぶことができるの玄　特に上層の第２の導電膜として、
ポリシリコン、アモルファスシリコン等の非単結晶怯　
たとえば多結晶の半導体膜以外に　金属系の導電膜、　
すなわ板　タングステン、モリブデン等の金属風　タン
グステンシリサイド、モリブデンシリサイド等の金属硅
化物などの高融点金属あるいは金属化合物等を用いるこ
とができ、ゲートの配線抵抗を充分に下げることができ
も特孤　高融点金属を用いると、製造工程における加工
温度を高くすることができ制約が少なくなり好まし（℃ （５）バッファー膜の厚みを充分に大きくとることがで
きるので、特に上層の第２の導電膜として、タングステ
ン、モリブデン等の金属風　タングステンシリサイド、
モリブデンシリサイド等の金属硅化物などの金属化合物
等を用いる場合、上層の第２の導電膜と第１の導電膜と
の熱膨張係数等の違いによって発生するストレス（応力
）を緩和できも （６）エッチング用のバッファー膜として導電材膜を用
いれば　ゲート電極を低抵抗化することができも　例え
は　チタンナイトライド等の素材が考えられ　場合によ
ってはゲルマニュウベ　ガリウムアーセナイド等の半導
体膜も採用できも（７）ドレインとなる第２導電型の第
２の半導体領域を斜方向イオン注入法（例えは　単結晶
半導基板の主平面にたいして垂直な面を０度の基準面と
した線　基準面から１０度以上の注入角度）により形成
すれ《戴　ゲートとドレインがオーバーラップしやすく
なり、このた八　このオーバーラップ量を制御するため
に残置させた第３の導電膜の膜厚を小さくできるのて　
ボリシリコンゲート電極（配線形状の第１の導電膜）の
ゲー｝＆　　ゲート容量等を小さくでき、ＭＯＳ｝ラン
ジスタの集積度と性能を改善できも （８）ドレインとなる第２導電型の第２の半導体領域を
斜方向のイオン注入法により形成し　ソースとなる第２
導電型の第１の半導体領域をほぼ垂直に近い（例えば　
単結晶半導基板の主平面にたいして垂直な基準面から１
０度未満の注入角度）イオン注入法により形成すること
により、ソースとなる第１の半導体領域を小さな寸法で
形成できるのでソース抵抗の小さい良好なＭＯＳトラン
ジスタを得られも （９）配線形状の第２の導電膜が配線形状のバツファ一
膜に対してオーバーハングさせ、配線形状の第１の導電
膜の上部表面と配線形状の第２の導電膜の少なくともそ
の下部表面とを残置された第３の導電膜を介して、電気
的に接続することもでき、確実に第１の導電膜と配線形
状の第２の導電膜との導通をとることが可能となも　こ
の場合必ずしも第２の導電膜の側面で第３の導電膜と接
続する必要はない力丈　第２の導電膜の側面でも接続す
るようにすれば　第３の導電膜と第１の導電膜あるいは
配線形状の第２の導電膜との接触面積を大きくすること
ができ、第３の導電膜による電気的抵抗を小さくするこ
とができも （１０）バッファ−膜の存在により、第１の導電膜と第
２の導電膜が直接に接していないので、膜間のストレス
により、シリコン半導体層中に界面単位が発生したり、
さらに１よ　このストレスによりゲート酸化膜の破壊（
いわゆ４　ゲートパンク）することを防止でき、また　
上層の第２の導電膜であるタングステンシリサイド等の
金属硅化物などの金属化合物か収　第１の導電膜である
ポリシリコン膜へとタングステン等の金属原子が熱拡散
することによって生じるゲート酸化膜の反応性の破壊を
防止することができも 実施例 （実施例ｌ） 第１図は本発明による第１の実施例となるｎチャンネル
ＭＯＳトランジスタの構造を説明する断面図であも ｐ型のシリコン単結晶半導体層ｌ００（または基栃の上
に形成された素子分離用の約５００ナノメータのシリコ
ン酸化膜１１０とゲート用の第１の絶縁膜となるシリコ
ン酸化膜１１２と、シリコン酸化膜１１２の上に形成さ
れたゲート電極である配線形状の第１の導電膜となる多
結晶（ポリ）シリコン膜１２０Ａと、ポリシリコン膜１
２０Ａ上からはみ出さない幅で形成された配線形状のバ
ッファー膜となる１００〜１５０ナノメータのシリコン
酸化膜１４０Ａと、バッファー膜の上に形成された配線
形状の第２の導電膜となるポリシリコン膜１５０Ａと、
配線形状のポリシリコン膜１５０Ａとシリコン酸化膜１
６０Ａをマスクとして用いるイオン注入法で配置を規定
するためく　すなわ＆ｎ型の不純物（リン）を第１の導
電膜であるポリシリコン膜１２０Ａを透過させて、ｐ型
の半導体層中のソース側およびドレイン側のゲート電極
形成予定部の直下に注入して形成されたソースとなるｎ
型の第１の半導体領域２００Ｃおよびドレインとなるｎ
型の第２の半導体領域２００Ｄと、配線形状の第２の導
電膜１５０Ａの側面と配線形状のバッファー膜１４０Ａ
との側面に選択的に残置させた第３の導電膜となるポリ
シリコン膜１５８Ｌ　　１５８Ｂと、残置させた第３の
導電膜１５８入　１５８Ｂと配線形状の第２の導電膜１
５０Ａとその一部であるシリコン酸化膜１６０Ａとをマ
スクとして用いるイオン注入法により、ｎ型の不純物を
ｐ型の半導体層中のソース側およびドレイン側に注入し
て形成されたソースの一部となるｎ十型の第３の半導体
領域２２０Ａおよびドレインの一部となるｎ型の第４の
半導体領域２２０Ｂとからなり、さらには　表面保護用
のシリコン酸化膜３０代　ソース用のアルミニュウム金
属電極３１０入　　ドレイン用の金属電極３１０Ｂで構
成された電界効果型半導体装置のＭＯＳトランジスタか
らなる電界効果型半導体装置であも 第１図のＭＯＳの構造ζよ　ドレインとなるｎ型の第２
の半導体領域２００Ｄとソースとなるｎ型の第１の半導
体領域２００Ｃとの間をチャンネル部として用い、　配
線形状の第１の導電膜１２ＯＡの上部表面と配線形状の
第２の導電膜１５０Ａの側面とに残置された第３の導電
膜１５８入　１５８Ｂを介して電気的に接続し　、かつ
、　配線形状の第１の導電膜１２０Ａの輻力（配線形状
の第２の導電膜１５０Ａの幅と残置された第３の導電膜
１５８Ａおよび１５８Ｂの幅（この場合は　堆積された
導電膜１５８の厚みに相当）との和に　ほぼ一致するよ
うに規定されていることを特徴としこのＭＯＳ｝ランジ
スタζよ　ゲート電極用のポリシリコンパターン１２０
Ａに対して、　ドレインの端部のｎ型の半導体領域２０
０Ｄ力丈　充分にオーバーラップ（例えば０．２ミクロ
ン以上）しており、このオーバーラップにより、　ドレ
イン端部に印加された電界力丈　通常の方法により形成
されたＭＯＳ素子に較べて小さくなるのゑ　ドレイン端
部でのホットキャリアの発生が抑えられ　優れた信頼性
（寿命）の素子が得られた （実施例２） 第２図は本発明による第２の実施例となるｎチャンネル
ＭＯＳ｝ランジスタの構造を説明する断面図であム ｐ型のシリコン単結晶半導体層１００（または基栃の上
に形成された素子分離用の約５００ナノメータのシリコ
ン酸化膜１１０とゲート用の第１の絶縁膜となるシリコ
ン酸化膜１１２と、シリコン酸化膜１１２の上に形成さ
れたゲート電極である配線形状の第１の導電膜となるポ
リシリコン膜１２０Ａと、ポリシリコン膜１２０Ａ上か
らはみ出さない幅で形成された配線形状のバッファー膜
となる１００〜１５０ナノメータのシリコン酸化膜１４
０Ａと、バッファー膜１４０Ａの上に形成された配線形
状の第２の導電膜となるポリシリコン膜１５０Ａと、配
線形状のポリシリコン膜１５０Ａをマスクとして用いる
イオン注入法で配置を規定すべく、すなわＬｎ型の不純
物（リン）を第１の導電膜であるポリシリコン膜１２０
Ａを透過させて、ｐ型の半導体層中のソース側およびド
レイン側のゲート電極形成予定部の直下に注入して配置
されたソースとなるｎ型の幅の少し狭い第１の半導体領
域２００Ｃおよびドレインとなるｎ型の幅の少し広い第
２の半導体領域２００Ｄと、配線形状の第２の導電膜１
５０Ａの側面と配線形状のバッファー膜１４０Ａとの側
面に選択的に残置させた第３の導電膜となるポリシリコ
ン膜１５８入　１５８Ｂと、残置させた第３の導電膜１
５８入　１５８Ｂと配線形状の第２の導電膜１５０Ａを
マスクとして用いる斜方向（例えば　単結晶半導基板の
主平面にたいして垂直な基準面から１ｏ度以上の注入角
度）のイオン注入法により、ｎ型の不純物をｐ型の半導
体層中のソース側およびドレイン側に注入して形成され
たソースの一部となるｎ十型の第３の半導体領域２２０
Ａと、同様へ　ほぼ垂直な方向（例えは　単結晶半導基
板の主平面にたいして垂直な基準面から１０度未満の注
入角度）のイオン注入により形成されたドレインの一部
となるｎ十型の第４の半導体領域２２０Ｂとからなり、
さらにζよ　表面保護用のシリコン酸化膜３０Ｑ．ソー
ス用のアルミニュウム金属電極３１０Ａ，　　ドレイン
用の金属電極３１０Ｂで構成されたＭＯＳ｝ランジスタ
からなる電界効果型半導体装置であも第２図のＭＯＳの
構造（よ　ドレインとなるｎ型の第２の半導体領域２０
０Ｄとソースとなるｎ型の第１の半導体領域２００Ｃと
の間をチャンネル部として用い、　配線形状の第１の導
電膜１２０Ａの上部表面と配線形状の第２の導電膜１５
０Ａの側面とを残置された第３の導電膜１５８入　１５
８Ｂを介して電気的に接続し　かへ　配線形状の第１の
導電膜１２ＯＡの幅力丈配線形状の第２の導電膜１５０
Ａの幅と残置された第３の導電膜１５８Ａおよび１５８
Ｂの幅との和へ　ほぼ一致するように規定されているこ
とを特徴とし　このＭＯＳトランジスタ（よ　ゲート電
極用のボリシリコンパターン１２０Ａに対して、　ドレ
インの端部のｎ型の半導体領域２００Ｄ７５＜．充分に
オーバーラップ（０．２ミクロン以上）しており、この
オーバーラップにより、　ドレイン端部に印加された電
界力（　通常の方法により形成されたＭＯＳ素子に較べ
て小さくなるので、　ドレイン端部でのホットキャリア
の発生が抑えられ　優れた信頼性（寿命）の素子が得ら
れ九　また　構造上の顕著な特徴としてＣよ次のような
ことがあげられも （１）ドレインとなる第２導電型の第２の半導体領域２
００Ｄを斜方向イオン注入法により形成したので、ゲー
トとドレインがオーバーラップしゃすくなり、このたべ
　このオーバーラップ量を制御するために残置させた第
３の導電膜の膜厚１５８Ｂを小さくできるので、ポリシ
リコンゲート電極１２ＯＡ　（配線形状の第１の導電膜
）のゲート長（ソースとドレイン間のゲートの幅）とゲ
ート容量を小さくでき、ＭＯＳトランジスタの集積度と
性能を改善でき九 （２）ドレインとなる第２導電型の第２の半導体領域２
００Ｄを斜方向のイオン注入法により形成しソースとな
る第２導電型の第１の半導体領域２００Ｃと、ほぼ垂直
に近いイオン注入法により形成することができたた八　
ソースとなる第１の半導体領域をチャネル長方向に対し
て小さな寸法とすることができたので、ソース抵抗の小
さい良好なＭＯＳトランジスタを得られ丸 （３）配線形状の第２の導電膜１５０Ａが配線形状のバ
ッファー膜１４０Ａに対してオーバーハングさせ、配線
形状の第１の導電Ｊ！１２０Ａの上部表面と配線形状の
第２の導電膜１５０Ａの下部表面とを残置された第３の
導電膜１５８入　１５８Ｂを介して、電気的に接続した
ことにより、確実に第１の導電膜１２０Ａと配線形状の
第２の導電膜１５０Ａとの導通をとることが可能となり
、また　第３の導電膜と第１の導電膜あるいは配線形状
の第２の導電膜との接触面積を大きくすることができ、
第３の導電膜による電気的抵抗を小さく抑えることがで
きへ （実施例３） 第３図は本発明による第３の実施例となるｎチャンネル
ＭＯＳ｝ランジスタの構造を説明する断面図であム ｐ型のシリコン単結晶半導体層１００（または基栃の上
に形成された素子分離用の約５００ナノメータのシリコ
ン酸化膜１１０とゲート用の第１の絶縁膜となるシリコ
ン酸化膜１１２と、シリコン酸化膜１１２の上に形成さ
れたゲート電極である配線形状の第１の導電膜となるポ
リシリコン膜１２ＯＡと、ポリシリコン膜１２ＯＡ上か
らはみ出さない幅で形成された配線形状のバッファー膜
となる５０〜１５０ナノメータのシリコン酸化［１４０
Ａと、バッファ−膜１４０Ａの上に形成された配線形状
の金属系の導電膜となるタングステンシリサイド膜１５
３Ａと第２の導電膜となるポリシリコン膜１６１Ａと、
この配線形状のシリサイド膜１５３Ａをマスクとして用
いるイオン注入法で配置を規定すべく、すなわ杖ｆｉ型
の不純物（リン）を第１の導電膜であるポリシリコン膜
１２０Ａを透過させて、　ｐ型の半導体層中のソース側
およびドレイン側のゲート電極形成予定部の直下に注入
して配置されたソースとなるｎ型の第１の半導体領域２
００Ｃおよびドレインとなるｎ型の第２の半導体領域２
００Ｄと、配線形状の金属系の導電膜１５３Ａの側面と
配線形状のバッファー膜１４０Ａとの側面に選択的に残
置させた第３の導電膜となるポリシリコン膜１５８入　
１５８Ｂと、残置させた第３の導電膜１５８Ａ，　　１
５８Ｂと配線形状の第２の導電膜１６１Ａをマスクとし
て用いる通常のイオン注入法により、ｎ型の不純物をｐ
型の半導体層中のソース側およびドレイン側に注入して
形成されたソースの一部となるｎ十型の第３の半導体領
域２２０Ａと、　ドレインの一部となるｎ十型の第４の
半導体領域２２０Ｂとからなり、さらにζよ　表面保護
用のシリコン酸化膜３０代　　ソース用のアルミニュウ
ム金属電極３１０入　　ドレイン用の金属電極３１０Ｂ
で構成されたＭＯＳ｝ランジスタからなる電界効果型半
導体装置であも 第３図のＭＯＳの構造（よ　ドレインとなるｎ型の第２
の半導体領域２００Ｄとソースとなるｎ型の第１の半導
体領域２００Ｃとの間をチャンネル部として用ｔ．Ｘ．
配線形状の第１の導電Ｍｌ２ＯＡの上部表面と配線形状
の金属系の導電膜１５３Ａの側面と下部表面とに残置さ
れた第３の導電膜１５８入　１５８Ｂを介して電気的に
接続し　、かつ、　配線形状の第１の導電膜１２ＯＡの
幅が配線形状の金属系の導電膜１５３Ａの幅と残置され
た第３の導電膜１５８Ａおよび１５８Ｂの幅との和凶　
ほぼ一致するように規定されていることを特徴とし　こ
のＭＯＳ｝ランジスタＣヨ　　ゲート電極用のポリシリ
コンパターン１２０Ａに対して、　ドレインの端部のｎ
型゛の半導体領域２００Ｄ６Ｌ　　充分にオーバーラッ
プ（０．２ミクロン以上）しており、このオーバーラッ
プにより、　ドレイン端部に印加された電界力（　通常
の方法により形成されたＭＯＳ素子に較べて小さくなる
ので、　ドレイン端部でのホットキャリアの発生が抑え
られ　優れた信頼性（寿命）の素子が得られ九　また　
構造上の顕著な特徴として１よ　次のようなことがあげ
られも（１）配線形状の金属系の導電膜１５３Ａを配線
形状のバッファー膜１４０Ａに対してオーバーハングさ
せ、配線形状の第１の導電膜１２０Ａの上部表面と配線
形状の金属系の導電膜１５３Ａの下部表面とを残置され
た第３の導電膜１５８入　１５８Ｂを介して、電気的に
接続したことにより、確実に第１の導電膜１２０Ａと配
線形状の金属系の導電膜１５３Ａとの導通をとることが
可能となり、ま′Ｆ．第３の導電膜と第１の導電膜ある
いは配線形状の金属系の導電膜との接触面積を大きくす
ることができ、第３の導電膜による電気的抵抗を小さく
抑えることができｔも（２）バッファー膜の存在により
、第１の導電膜と金属系の導電膜が直接に接していない
ので、膜間のストレス（応力）が小さくなり、シリコン
半導体層中に界面単位が発生したり、さらには　このス
トレスによりゲート酸化膜の破壊（いわゆベゲートバン
ク）することを防止でき丸　また　上層の金属系の導電
膜であるタングステンシリサイド等の金属硅化物などの
金属化合物か収　第１の導電膜であるポリシリコン膜へ
　タングステン等の金属原子が熱拡散することによって
生じるゲート酸化膜の反応性の破壊を防止することがで
きたさらに（友　金属系の導電膜であるタングステンシ
リサイド膜上に形成された第２の導電膜と、第１の導電
膜と同じ素材（ポリシリコン）にすることにより、これ
らに挟まれた金属系の導電膜の応力をさらに緩和するこ
とができ好ましい効果が得られへ （実施例４） 第４図（ａ）〜（ｅ）は本発明による第４の実施例とな
るｎチャンネルＭＯＳ｝ランジスタの主要部の製造方法
を説明する一連の工程断面図であも 第４図（ａ）に示されているよう＆ζ　ｐ型のシリコン
単結晶半導体層１００（または基板）上に　素子分離用
の約５００ナノメータの酸化膜１１代　　約１０〜３０
ナノメータのゲート酸化膜１１２，第１の導電膜となる
５０〜１５０ナノメータのポリシリコン膜１２Ｑ．バッ
ファー膜となる１００〜１５０ナノメータのＣＶＤシリ
コン酸化！Ｉ１４Ｑ，　　第２の導電膜となる２００〜
３００ナノメー夕のポリシリコン膜１５Ｑ，約２００ナ
ノメータのシリコン酸化膜１６０を順次形成したの板　
ゲート形成予定部上へ０．５〜０．８ミクロン幅の配線
形状のレジストパターン１７０を形成し九 第４図（ｂ）に示すようく　レジストパターン１７０を
マスクとしてシリコン酸化膜１６０を異方性のりアクテ
ィブ・イオンエッチングでエッチングし配線形状のシリ
コン酸化膜パターン１６０Ａを形成しさら１　異方性の
エッチングにて、第２の導電膜となる非単結晶性のポリ
シリコン膜１５０を選択的にエッチングし　配線形状の
ポリシリコン膜パターン１５０Ａを形成し九　この昧　
エッチングのストッパーとして、バッファ−膜１４０を
用いたので効率よく簡単にエッチングでき九　ここて　
ほぼ垂直に近い（例えζ戯　基準面からｌＯ度未満の注
入角度）イオン注入法により、ゲート酸化膜１１２．　
　ポリシリコン膜１２０及びＣＶＤ酸化膜１４０を介し
て、　　５Ｘ１０１２〜１　ｘ　ｌ　Ｏ’″ｃｒｎ−”
のリンのイオン注入をおこな一＼　ｐ型の半導体層１０
０中にソースとなるｎ型の第１の半導体領域２００入　
　ドレインとなるｎ型の第２の半導体領域２００Ｂを形
成した 第４図（Ｃ）に示すように　レジストパターン１７０（
図示せず）にて、バッファ−膜であるシリコン酸化Ｊｌ
ｉｌｌｐｌ４０をエッチングしてシリコン酸化膜パター
ン１４０Ａを形成した抵　レジストパターン１７０を除
去してか収　全面に第３の導電膜となる２００〜３００
ナノメータのポリシリコン膜１５８を堆積し　ざらく１
　ｘ　１　０”ｃｍ−”のヒ素をこのポリシリコン膜ｌ
５８中に注入し　約９００度Ｃの熱処理をおこな賎　ボ
リシリコン膜１５８中と、　ヒ素を拡散させポリシリコ
ン膜１５８を低抵抗化し九 第４ＦＩＩＪ（ｄ）に示すようへ　ボリシリコン膜１５
８を異方性のりアクティブ・イオンエッチングにて全面
エッチングして、配線形状のパターン１６０入１５０Ａ
の側面にポリシリコン膜１５８Ａ．　　１５８Ｂを残置
させ丸　さら＆ミ　ボリシリコン膜１５８＆　　１５８
Ｒ．　ポリシリコン膜１５０Ａ等をマスクとして、ポリ
シリコン膜１２０をエッチングして、実質的にゲート電
極となる配線形状のポリシリコンパターン１２０Ａを形
成してか収　ほぼ垂直に近いイオン注入法により、ポリ
シリコン膜１５８Ａ．　　１５８Ｂ，　　ポリシリコン
膜１５０Ａ等をマスクとして、　２〜９　ｘ　１　０”
ａｍ−”のヒ素を注入してか仮　約９００度Ｃの熱処理
をおこなＩ，Ｘ．ｐ型の半導体層１００中にソースの一
部となるｎ゜型の第３の半導体領域２２０ン　　ドレイ
ンの一部となるｎ１型の第４の半導体領域２２０Ｂを形
成した　このとき、ドレインの端部く　実質的なドレイ
ンとなるｎ型の半導体領域２００Ｄが残置され　さらく
　同時くソースとなるｎ型の半導体領域２００Ｃが残置
されｔ４第４図（ｅ）に示すようへ　全面に絶縁用のシ
リコン酸化膜３００を堆積したの板　通常の製造の方法
に従って、ソ一人　ドレイン等のコンタクトの開口を形
成し　さらく　ソースのアルミニウム金属電極３１０入
　　ドレインのアルミニウム金属ｔ極３１０Ｂ等を形成
した このような本発明の工程で作られたＭＯＳ｝ランジスタ
！瓜　ゲート電極用のポリシリコンパターン１２ＯＡに
対して、　ドレインの端部のｎ型の半導体領域２００Ｄ
力（　充分にオーバーラップ（例えば０．２ミクロン以
上）しており、このオーバーラップにより、　ドレイン
端部に印加された電界バ　通常の方法により形成された
ＭＯＳ素子に較べて小さくなるのて　ドレイン端部での
ホットキャリアの発生が抑えられ　優れた信頼性（寿命
）の素子が得られ九　また　製造方法の大きな特徴とし
て４Ｌ次のようなものがあも （１）バッファー膜１４０の厚みを充分に大きくとるこ
とができるので、上層の第２の導電膜１５０のエッチン
グを簡単におこなうことができｆ，（２）上層の第２の
導電Ｍ１５０と下層の第１の導電膜１２０との電気的接
続を第３の導電膜１５８Ａ，　１５８Ｂを介して、簡単
に達成でき九 （３）バッファー膜１４０の厚みを充分に大きくとるこ
とができるので、エッチング選択比の悪い異方性のドラ
イエッチングで杖　上層の第２の導電膜１５０のエッチ
ングが容易となり、　したがってカバレッジ形状の良好
で、パターンの細りの無い配線電気抵抗の小さいゲート
電極が得られｔもまた　この実施例において、種々の製
造上の拡張　変化が考えられも　例えば　ｐ型の半導体
層１００はｐ型シリコン基板の他ｉ，Ｃ−ＭＯＳのｐ型
のウエル領域が考えられも　また実施例で（ヨＭＯＳゲ
ートの反転（しきい値）電圧を制御するためのｐ型の半
導体層１００へのイオン注入を省略しているバ　必要と
あれば採用できも　シリコン酸化膜１６０Ａｇ，ｔ，　
　ゲート部の段差形状を大きくしているという悪い点が
あり、必ずしも存在しなくてもよい力（　リンをイオン
注入する際にζ友　リンのイオンがポリシリコン膜パタ
ーン１５０Ａと、いわゆるチャネリング現象により、突
き抜ける可能性があるのでシリコン酸化膜パターン１６
０Ａを形成しておくほうが好ましＬ％　　また　ソース
およびドレインとなる第１および第２の半導体領域２０
ＯＡ，　２００Ｂをイオン注入にて形成する際く　バッ
ファー腹１４０越しに注入している力（　場合によって
ｇ−１　　バッファー膜１４０エッチングしてから第１
の導電Ｍ１２０越しにイオン注入し　第１、第２の半導
体領域を形成してもよｔ〜 配線形状の第１の導電膜の幅が配線形状の第２の導電膜
の幅とこの第２の導電膜の両側に残置された第３の導電
膜の幅との和く　ほぼ一致するように配置されているこ
と力丈　本発明の構造上の特徴である力（　第３の導電
膜の幅を規定する製法上の要因として次のようなものが
あａ　第３の導電膜を形成する方法として、ポリシリコ
ン膜等の単層膜以外にポリシリコン膜の上にシリコン酸
化膜を堆積した２層構成の膜材を使用することができａ
　第３の導電膜の一部としてポリシリコン膜を第２の導
電膜の両側に残置させる方法として、まず始め番ζ　シ
リコン酸化膜を異方性のエッチングにて第２の導電膜の
両側面にいわゆるサイドウォール形状に残置させてか収
　さらにこのサイドゥオール形状のシリコン酸化展をエ
ッチングのマスクにして下地のポリシリコン膜をエッチ
ングする方式が考えられも　この場色　エッチングにて
残置されたポリシリコン膜（第３の導電膜の一部）の形
状１ヨＬ字型となａ　第３の導電膜の幅を規定する部分
番上　　第２の導電膜の側面にあり、、かつ、第１の導
電膜に接していている第３の導電膜の部分であも　この
ようにサイドウォール形状のシリコン酸化膜をエッチン
グのマスクにして下地のポリシリコン膜をエッチングす
る方式を用いれば第３の導電膜であるポリシリコンを残
置させる工程においてサイドウォール形状のシリコン酸
化膜の存在により、ポリシリコン膜のオーバーエッチを
防止することができ好まし（〜 （実施例５） 第５図（ａ）〜（ｄ）は本発明による第５の実施例とな
るｎチャンネルＭＯＳ｝ランジスタの主要部の製造方法
を説明する一連の工程断面図であ也 第５図（ａ）に示されているようｊＱ　　ｐ型のシリコ
ン単結晶半導体層１００（または基板）上圏　素子分離
用の約５００ナノメータの酸化膜１ｌ代　　約１０〜３
０ナノメータのゲート酸化膜１１＆　第１の導電膜とな
る５０〜１５０ナノメータのポリシリコン膜１２代　　
バッファー膜となる５０〜１５０ナノメータのＣＶＤシ
リコン酸化膜１４代　第２の導電膜となる２００〜４０
０ナノメータのポリシリコン膜１５０を順次形成したの
板ボリシリコン膜１５０への不純物ドーピングとして、
高温の熱処理状態でオキシ塩化リン（ＰＯＣｌ＊）等に
よるリンの拡散をおこな八　ボリシリコン膜１５０を低
抵抗化してか仮　ゲート形成予定部上く０．５〜０．８
ミクロン幅の配線形状のレジストパターン１７０を形成
し九　また　このバッファー膜として、第１の導電膜で
あるポリシリコン膜１２０を熱酸化することによって形
成されたシリコン酸化膜を採用することも可能であ翫 第５図（ｂ）に示すよう番ζ　レジストパターン１７０
（図示せず）をマスクとして、異方性のエッチングにて
、第２の導電膜となる非単結晶性のポリシリコン膜１５
０を選択的にエッチングし　配線形状のポリシリコン膜
パターン１５０Ａを形成した　この啄　エッチングのス
トッパーとして、バッファー膜１４０を用いたので効率
よく簡単にエッチングできた　ここ鳳　レジストパター
ン１７０を除去してか収配線形状のポリシリコン膜パタ
ーン１５０Ａをエッチングのマスクとして用いて、シリ
コン酸化膜１４０ヲエッチングして、シリコン酸化膜パ
ターン１４０Ａを形成し　ポリシリコン膜１２０の表面
を露出させ九配線形状のポリシリコン展パターン１５０
Ａを注入のマスクとして用いて、ほぼ垂直に近い（例え
ば単結晶半導基板の主平面にたいして垂直な基準面から
１０度未満の注入角度）イオン注入法により、ゲート酸
化膜１１２，　　ポリシリコン膜１２０を介して、５ｘ
　１　０”　〜１　ｘ　１　０”ｃｍ−”のリンのイオ
ン注入をおこなｔ，Ｘ．ｐ型の半導体層１００中にソー
スとなるｎ型の第１の半導体領域２００入　ドレインと
なるｎ型の第２の半導体領域２００Ｂを形成した第５図
（ｃ）に示すよう＆へ　全面に第３の導電膜となる５０
〜３００ナノメータのポリシリコン膜１５８（図示せず
）を堆積し　ポリシリコン膜１５８を異方性のりアクテ
ィブ・イオンエッチングにて全面エッチングして、配線
形状のポリシリコンパターン１５０Ａの側面にポリシリ
コン膜１５８＆　　１５８Ｂを残置させた　さらにポリ
シリコン膜ｉｓｓｔ　　ｉｓｓｉ　　ボリシリコン膜１
　５０Ａ等をマスクとして、ポリシリコン膜１２０をエ
ッチングして、実質的にゲート電極となる配線形状のポ
リシリコンパターン１２０Ａを形成してか収　ほぼ垂直
に近いイオン注入法により、ポリシリコン膜１５８＆　
　１５８１１１，　　ポリシリコン膜１５０Ａ等をマス
クとして、２〜９　ｘ　１　０”ｃｍ−”のヒ素を注入
してか仮　約９００度Ｃの熱処理をおこなｔ，ｘ　　ｐ
型の半導体層１００中にソースの一部となるｎ０型の第
３の半導体領域２２０入　ドレインの一部となるｎ゛型
の第４の半導体領域２２０Ｂを形成し九　このとき、ド
レインの端部Ｇｌ，　　実質的なドレインとなるｎ型の
半導体領域２００Ｄが残置され　さらく　同時にソース
となるｎ型の半導体領域２００Ｃが残置された第５図（
ｄ）に示すよう番ミ　　全面に絶縁用のシリコン酸化膜
３００を堆積したの杖　通常の製造の方法に従って、ソ
一人　ドレイン等のコンタクトの開口を形成し　さらく
　ソースのアルミニウム金属電極３１０入　ドレインの
アルミニウム金属電極３１０Ｂ等を形成し九 このような本発明の工程で作られたＭＯＳ｝ランジスタ
（よ　ゲート電極用のポリシリコンパターン１２０Ａに
対して、　ドレインの端部のｎ型の半導体領域２００Ｄ
力丈　充分にオーバーラップ（０．２ミクロン以上）し
ており、このオーバーラップにより、　ドレイン端部に
印加された電界力丈　通常の方法により形成されたＭＯ
Ｓ素子に較べて小さくなるので、ドレイン端部でのホッ
トキャリアの発生が抑えられ　優れた信頼性（寿命）の
素子が得られた　また　製造方法の特徴として＆よ　本
実施例で１戴　第３の実施例のような配線形状のシリコ
ン酸化膜パターン１６０Ａを形成しなかった力丈　この
膜の形成を省略することにより工程を簡略化でき、さら
にはゲート電極部での膜厚による段差形状を緩和するこ
とができた　また　配線形状のポリシリコンパターン１
５０Ａの側面に第３の導電膜となるポリシリコン膜１５
８入　１５８Ｂを残置させた力（　この第３の導電膜１
５８を低抵抗化する方法＆よ　第２の導電膜に大量に含
ませた不純物のリンを熱処理により、第３の導電膜１５
８中に拡散させることにより、簡便におこなった （実施例６） 第６図（ａ）〜（ｄ）は本発明による第６の実施例とな
るｎチャンネルＭＯＳトランジスタの主要部の製造方法
を説明する一連の工程断面図であａ 第６図（ａ）に示されているようへ　ｐ型のシリコン単
結晶半導体層１００（または基板）上に　素子分離用の
約５００ナノメータの酸化膜１１Ｑ，　　約ｌθ〜３０
ナノメータのゲート酸化膜１１＆　第１の導電膜となる
５０〜１５０ナノメータのポリシリコン膜１２Ｑ，　　
バッファー膜となる１００〜１５０ナノメータのＣＶＤ
シリコン酸化膜１４Ｑ，第２の導電膜となる２００〜３
００ナノメータのタングステンシリサイド（ＷＳｉｐ）
膜１５２，　　約２００ナノメータのシリコン酸化膜１
６０を順次形成したの板　ゲート形成予定部上へ０．５
〜０．８ミクロン幅の配線形状のレジストパターン１７
０を形成し九 第６図（ｂ）に示すよう＆ミ　レジストパターン１７０
（図示せず）をマスクとしてシリコン酸化膜ｌ６０を異
方性のりアクティブ・イオンエッチングでエッチングし
　配線形状のシリコン酸化膜パターン１６０Ａを形成し
　さらに　異方性のエッチングにて、第２の導電膜とな
る非単結晶性のタングステンシリサイド膜１５２を選択
的にエッチングし　配線形状のパターン１５２Ａを形成
した　この隊　エッチングのストッパーとして、バッフ
ァ−膜１４０を用いたので効率よく簡単にエッチングで
き九　ここてレジストパターン１７０を除去してか収　
ほぼ垂直に近い（例え（′Ｌ　基準面にたいして１０度
未満の注入角度）イオン注入法により、ゲート酸化［１
１２，ポリシリコン膜１２０を介して、　５　ｘ　ｌ　
Ｏ”　〜１　ｘ　１０　”　ｃ　ｍ−”のリンのイオン
注入をおこなｔ．ｘ　　ｐ型の半導体層１００中にソー
スとなるｎ型の第１の半導体領域２００入　　ドレイン
となるｎ型の第２の半導体領域２００Ｂを形成しｔ４ 第６図（Ｃ）に示すように　５０〜２００ナノメータの
ポリシリコン膜１５８（図示せず）を堆積してからりア
クティブ・イオンエッチングにて、配線形状のパターン
１６０＆　　１５２Ａの側面にポリシリコン膜１５８入
　１５８Ｂを残置させナ４　さらにポリシリコン膜１５
８４　　１５８＆　　タングステンシリサイド膜１５２
Ａ等をマスクとして、ポリシリコン膜１２０をエッチン
グして、実質的にゲート電極となる配線形状のポリシリ
コンパターン１２ＯＡを形成してか収　ほぼ垂直に近い
イオン注入法により、ポリシリコン膜１５８Ａ．　　１
５８＆タングステンシリサイド膜１５２Ａ等をマスクと
して、２〜９　ｘ　１　０”ａｍ−”のヒ素を注入して
か収　適当な熱処理をおこなｌ．ｘ　　．ｐ型の半導体
層１００中にソースの一部となるｎ゛型の第３の半導体
領域２２０入ドレインの一部となるｎ′−型の第４の半
導体領域２２０Ｂを形成し九　このと叡　ドレインの端
部圏　実質的なドレインとなるｎ型の半導体領域２００
Ｄが残置され　さらく　同時番−．　　ソースとなるｎ
型の半導体領域２００Ｃが残置され九 第６図（ｄ）に示すようへ　全面に絶縁用のシリコン酸
化膜３００を堆積したの板　通常の製造の方法に従って
、ソ一人　ドレイン等のコンタクトの開口を形成し　さ
らく　ソースのアルミニウム金属電極３１０Ａ．　　ド
レインのアルミニウム金属電極３１０Ｂ等を形成し島 このような本発明の工程で作られたＭＯＳ｝ランジスタ
は　ゲート電極用のポリシリコンパターン１２０Ａに対
して、　ドレインの端部のｎ型の半導体領域２００Ｄ力
文　充分にオーバーラップしており、このオーバーラッ
プにより、　ドレイン端部に印加された電界力丈　通常
の方法により形成されたＭＯＳ素子に較べて小さくなる
ので、　ドレイン端部でのホットキャリアの発生が抑え
られ　優れた信頼性（寿命）の素子が得られへ　まな　
製造方法の特徴として《よ　本実施例で４Ｌ　　第１の
導電膜となるポリシリコン膜１２０に対して、上層の第
２の導電膜１５２として、ポリシリコン、アモルファス
シリコン等の非単結晶性の半導体膜以外へ　タングステ
ンシリサイドの金属硅化物などによる金属化合物等を採
用できたの六　ゲートの配線抵抗を充分に下げることが
できも　さらにＧＬ　　そのためバッファー膜１４０の
厚みを充分に大きくとることができるの玄　特に上層の
第２の導電膜であるタングステンシリサイド等の金属硅
化物などの金属化合物１５２の熱膨張係数が第１の導電
膜であるポリシリコン１２０に対して違うことによって
発生するストレス（応力）を緩和できた　さらに（よ　
バッファー膜１４０の存在により第１の導電膜１２０と
第２の導電膜１５２ＩＪ＜．直接に接していないの玄　
ストレス性のゲート不良を防止でき、また　上層の第２
の導電膜であるタングステンシリサイド等の金属硅化物
などの金属化合物１５２か収　第１の導電膜であるポリ
シリコン膜１２０ヘ　タングステン金属原子が熱拡散す
ることによって生じるゲート酸化膜１１２の反応性の破
壊（ゲートパンク）を低減　防止することができた特番
ミ　　ゲートの低抵抗化にとって好ましいチタン化合物
を第２の導電膜１５２として用いた場合、ゲート酸化膜
１１２の破壊が生じやすく、本発明のようにバッファー
膜を介在させる方法が大きな効果があ翫 （実施例７） 第７図（ａ）〜（ｆ）は本発明による第７の実施例とな
るｎチャンネルＭＯＳ｝ランジスタの主要部の製造方法
を説明する一連の工程断面図であム 第７図（ａ）に示されているようＫ，　　ｐ型のシリコ
ン単結晶半導体層１００（または基板）上Ｋ，　　素子
分離用の約５００ナノメータの酸化膜１１Ｑ，　　約１
０〜３０ナノメータのゲート酸化膜ＩＨ　第１の導電膜
となる５０〜１５０ナノメータのアモルファスシリコン
膜１２（１，　　バッファー膜となる５０〜１５０ナノ
メータの低温（例えハ５００度Ｃ以下）で形成したＣＶ
Ｄシリコン酸化膜１４代　第２の導電膜となる２００〜
４００ナノメータのポリシリコン膜１５０を順次形成し
たの板アモルファスシリコン膜１５０への不純物ドーピ
ングとして、ヒ素等によるイオン注入をおこなｌ．Ｘ．
ゲート形成予定部上へ０．５〜０．８ミクロン幅の配線
形状のレジストパターン１７０を形成した第７図（ｂ）
に示すように　レジストパターンｌ７０（図示せず）を
マスクとして、異方性のエッチングにて、第２の導電膜
となる非単結晶性のアモルファスシリコン膜１５０を選
択的にエッチングし配線形状のシリコン膜パターン１５
０Ａを形成し九この際　エッチングのストッパーとして
、バッファ−膜１４０を用いたので効率よく簡単にエッ
チングでき九　ここで、　レジストパターン１７０を除
去してか収　配線形状のシリコン膜パターン１５０Ａを
注入のマスクとして用いて、ほぼ垂直に近い（例えは基
準面にたいして１０度未満の注入角度）イオン注入法に
より、ゲート酸化膜１１２，アモルファスシリコン膜１
２０及びＣＶＤ酸化膜１４０を介して、　５Ｘ１０１２
〜ｌ　ｘ　１　０”Ｃｍ−”のリンのイオン注入をおこ
な（＼　ｐ型の半導体層１００中にソースとなるｎ型の
第１の半導体領域２００入　ドレインとなるｎ型の第２
の半導体領域２００Ｂを形成し九 第７図（ｃ）に示すようへ　配線形状のシリコン膜パタ
ーン１５０Ａを注入のマスクとして用いて、ドレイン側
から斜方向（例えば　基準面にたいして垂直な基準面か
らｌＯ度以上の注入角度）のイオン注入法により、ゲー
ト酸化膜１１＆　　ポリシリコン膜１２０及びＣＶＤ酸
化膜１４０を介して、　５ｘｌＯ”〜１　ｘ　１　０”
ａｍ−”のリンのイオン注入をおこな一＼ｐ型の半導体
層１００中にソースとなるｎ型の第１の半導体領域２０
０Ｅを形成し　、かつ、　ドレインとなるｎ型の第２の
半導体領域２００Ｆを予定されたゲート電極の端部番！
　充分にオーバラツプするように形成し九　リンのイオ
ン注入をおこなう際へ　イオンを透過させるシリコン膜
１２０として非品質（アモルファス）シリコン膜を用い
た力（　シリコン膜１２０をポリシリコンにしておくと
、いわゆるチャネリングによる不純物プロファイルの崩
れが生じやすく、アモルファスシリコンの採用４＆　　
このチャネリングを防止できるので好ましし 第７図（ｄ）に示すようへ　シリコン酸化膜１４０をフ
ッ化アンモンにて等方性にエッチングし　シリコン酸化
膜パターン１４０Ａを形成してシリコン膜１５０Ａをオ
ーバハングさせた徽　全面に第３の導電膜となる７０〜
２００ナノメータのアモルファスシリコン膜１５８を堆
積し九　ここ玄　約９００度Ｃの高温の熱処理をするこ
とにより、注入により形成されたｎ型の半導体領域２０
０の不純物を活性化するとともへ　アモルファスシリコ
ン膜１５０＆　　１５８等をポリシリコンに変化させ九 第７図（ｅ）に示すようく　ボリシリコン膜１５８を異
方性のりアクティブ・イオンエッチングにて全面エッチ
ングして、配線形状のポリシリコンパターン１５０Ａの
側面にポリシリコン膜１５８＆　　１５８Ｂを残置させ
丸　さらにポリシリコン膜１５８Ａ　　１５８＆ポリシ
リコン膜１５０Ａ等をマスクとして、ポリシリコン膜１
２０をエッチングして、実質的にゲート電極となる配線
形状のポリシリコン膜１２０Ａを形成してか収　ほぼ垂
直に近いイオン注入法により、ポリシリコン膜１５８＆
　　１５ｇ＆　　ポリシリコン膜１５０Ａ等をマスクと
して、　２〜９　ｘ　１　０”ｃｍ−”のヒ素を注入し
てか収　約９００度Ｃの熱処理をおこな八　ｐ型の半導
体層１００中にソースの一部となるｎ０型の第３の半導
体領域２２０入　ドレインの一部となるｎ′″型の第４
の半導体領域２２０Ｂを形成した　このとき、ドレイン
の端部Ｉミ　　実質的なドレインとなるｎ型の半導体領
域２００Ｄが残置され　さらく　同時へソースとなるｎ
型の半導体領域２００Ｃが残置された第７図（ｆ）に示
すようへ　全面に絶縁用のシリコン酸化膜３００を堆積
したの板　通常の製造の方法に従って、ソ一人　ドレイ
ン等のコンタクトの開口を形成し　さらに　ソースのア
ルミニウム金属電極３１０入　ドレインのアルミニウム
金属電極３１０Ｂ等を形成し九 このような本発明の工程で作られたＭＯＳ｝ランジスタ
（友　ゲート電極用のポリシリコンパターン１２０Ａに
対して、　ドレインの端部のｎ型の半導体領域２００Ｄ
力（　充分にオーバーラップしており、このオーバーラ
ップにより、　ドレイン端部に印加された電界力丈　通
常の方法により形成されたＭＯＳ素子に較べて小さくな
るのて　ドレイン端部でのホットキャリアの発生が抑え
られ　優れた信頼性（寿命）の素子が得られへ　まな　
製造方法の特黴として６よ　次のようなことがあげられ
も（１）　　ドレインとなる第２導電型の第２の半導体
領域２００Ｆを斜方向イオン注入法により形成したの弘
　ゲートとドレインがオーバーラップしやすくなり、こ
のたべ　このオーバーラップ量を制御するために残置さ
せた第３の導電膜１５８Ａ，　１５８Ｂの膜厚を小さく
できるのて　ポリシリコンゲート電極（配線形状の第１
の導電膜）の幅によって決まるＭＯＳトランジスタのチ
ャンネル長（ソースとドレイン間の距離）を小さくでき
、ＭＯＳトランジスタの相互コンダクタンス等の電気特
恢　ならびに集積度を改善でき九 （２）　ドレインとなる第２導電型の第２の半導体領域
２００Ｆを斜方向のイオン注入法により形成しソースと
なる第２導電型の第１の半導体領域２００Ｅをほぼ垂直
に近い角度でのイオン注入法により形成することができ
たた八　ソースとなる第１の半導体領域２００Ｅを小さ
な寸法とすることができたのて　ソース抵抗の小さい良
好なＭＯＳトランジスタを得られ九 （３）配線形状の第２の導電膜１５０Ａが配線形状のバ
ッファー膜１４０Ａに対してオーバーハングさせ、配線
形状の第１の導電膜１２０Ａの上部表面と配線形状の第
２の導電膜１５０Ａの下部表面とを残置された第３の導
電膜１５８Ａ，　１５８Ｂを介して、電気的に接続した
ことにより、確実に第１の導電膜１５０Ａと配線形状の
第２の導電膜１２ＯＡとの導通をとることが可能となり
、また　第３の導電膜と第１の導電膜あるいは配線形状
の第２の導電膜との接触面積を大きくすることができ、
第３の導電膜により電気的抵抗を小さくすることができ
島 本発明の実施例において、種々の改良をおこなうことが
可能であり、例えば　バッファ−膜１４０として、薄い
チタンナイトライドを採用し　第１および第２の導電膜
膜１２０，　１５０としてボリシコン膜を用いれは　ゲ
ートの電極の電気抵抗を小さくできも　この昧　チタン
ナイトライドからのチタン原子の拡散ζよ　上層のポリ
シリコン１５０で吸収されるので、ゲート酸化膜１１２
の破壊を抑えることが可能であも　さらには　本発明の
実施例でＧＬ　　ｎチャンネルＭＯＳの製造方法につい
て述べた力（　本発明の方法（よ　ｐとｎの不純物を入
れ換えることにより、　ｐチャンネルＭＯＳにも適用で
き、さらにはＣ−ＭＯＳ等にも適用でき、また　ゲート
電極の構造およびその形成方法｛上　一般の単一拡散ソ
ース・ドレイン型ＭＯＳ（例えば　第１図等六ｎ型の半
導体領域２００Ｃ．　　２００Ｄが形成されていないＭ
ＯＳ）にも採用することができも　また　第７図（ｄ）
において、第３の導電膜１５８を等方エッチングするこ
とによりオーバーハングされた第２の導電膜の側面部か
ら第３の導電膜１５８を除去して、第２の導電膜の下部
表面にのへ　第３の導電膜を残置させることができも　
この場合、ゲートとなる第１の導電膜の幅（第２の導電
膜とほぼ同じ幅）が狭くなり、ゲート容量が減少でき高
速性が改善されも （実施例８） 第８図（ａ）〜（ｅ）は本発明による第８の実施例とな
るｎチャンネルＭＯＳトランジスタの主要部の製造方法
を説明する一連の工程断面図であ第８図（ａ）に示され
ているよう＆ζ　ｐ型のシリコン単結晶半導体層１００
（または基板）上に　素子分離用の約５００ナノメータ
の酸化膜１１代　　約１０〜３０ナノメータのゲート酸
化膜１１２，第１の導電膜となる５０〜１５０ナノメー
タのポリシリコン膜１２Ｑ，バッファー膜となる５０〜
１５０ナノメータのＣＶＤシリコン酸化膜１４（１，金
属系の導電膜となる１００〜２００ナノメータのタング
ステンシリサイド（ＷＳｉａ）膜１５ａ．第２の導電膜
となる約１００ナノメータのポリシリコン膜１６１を順
次形成したの板　ゲート形成予定部上１０．５〜０．８
ミクロン幅の配線形状のレジストパターン１７０を形成
し九 第８図（ｂ）に示すようへ　レジストパターン１７０を
マスクとしてポリシリコン膜１６１を異方性のりアクテ
ィブ・イオンエッチングでエッチングし配線形状のポリ
シリコン膜１６１Ａを形成し　さらヘ異方性のエッチン
グにて、金属系の導電膜となる非単結晶性のタングステ
ンシリサイド膜１５３を選択的にエッチングし　配線形
状のシリサイド膜１５３Ａを形成し九　この啄　エッチ
ングのストッパーとして、バッファー膜１４０を用いた
ので効率よく簡単にエッチングでき丸　さらにバッファ
ー膜１４０を等方エッチングしてシリサイド膜１５３を
このバッファー膜１４０に対してオーバーハングさせ九
　ここで、レジストパターン１７０を除去してか社　通
常の（例えば　基準面にたいして１０度未満の注入角度
）イオン注入法により、ゲート酸化膜１１２，ポリシリ
コン膜１２０を介して、　５　ｘ　１　０”　〜１　ｘ
　１　０”ａｍｉのリンのイオン注入をおこなｌ，ｘ　
　ｐ型の半導体層１００中にソースとなるｎ型の第１の
半導体領域２００入　　ドレインとなるｎ型の第２の半
導体領域２００Ｂを形成し九 第８図（ｃ）に示すようへ　全面に第３の導電膜となる
５０〜３００ナノメータのポリシリコンｌＩ！ｌ５８を
堆積し　さらＧ−，　　１　ｘ　１　０　”　ｃ　ｍ−
”のヒ素をこのポリシリコン膜１５８中に注入し　約９
００度Ｃの熱処理をおこな八　ポリシリコン膜１５８中
と、ヒ素を拡散させポリシリコン膜１５８を低抵抗化し
九第８図（ｄ）に示すよう＆ミ　ボリシリコン膜１５８
を異方性のりアクティブ・イオンエッチングにて全面エ
ッチングして、配線形状のパターン１６１人１５３Ａの
側面にポリシリコン［Ｉ！１５８人　１５８Ｂを残置さ
せｔラ　　さら凶　ボリシリコン膜１５８＆　　１５８
Ｂ，　　ポリシリコン膜１６１Ａ，　　シリサイド膜１
５３Ａ等をマスクとして、ポリシリコン膜１２０をエッ
チングして、実質的にゲート電極となる配線形状のポリ
シリコンパターン１２０Ａを形成してか収　ほぼ垂直に
近いイオン注入法により、ポリシリコンｇ　１５８入　
１５８＆　　シリサイド膜１５３Ａ等をマスクとして、
　２〜９ｘｌＯ”ｃｍ−”のヒ素を注入してか収　約９
００度Ｃの熱処理をおこなｔ，ｘ　　ｐ型の半導体層１
００中にソースの一部となるｎ゛型の第３の半導体領域
２２０入　ドレインの一部となるｎ゛型の第４の半導体
領域，２２０Ｂを形成し九　このとき、　ドレインの端
部く　実質的なドレインとなるｎ型の半導体領域２００
Ｄが残置されさらに　同時に　ソースとなるｎ型の半導
体領域２００Ｃが残置され九 第８図（ｅ）に示すようく　全面に絶縁用のシリコン酸
化膜３００を堆積したの板　通常の製造の方法に従って
、ソ一人　ドレイン等のコンタクトの開口を形成し　さ
らく　ソースのアルミニウム金属電極３１０Ａ，　　ド
レインのアルミニウム金属電ａｉ３１０Ｂ等を形成しｔ
４ このような本発明の工程で作られたＭＯＳ｝ランジスタ
（よ　ゲート電極用のポリシリコンパターン１２０Ａに
対して、　ドレインの端部のｎ型の半導体領域２００Ｄ
５ｔ　　充分にオーバーラップしており、このオーバー
ラップにより、　ドレイン端部に印加された電界な　通
常の方法により形成されたＭＯＳ素子に較べて小さくな
るの六　ドレイン端部でのホットキャリアの発生が抑え
られ　優れた信頼性（寿命）の素子が得られた　また　
製造方法の特徴としてｊＬ　　本実施例では　第１の導
電膜となるポリシリコン膜１２０に対して、上層の金属
系の導電膜１５３として、タングステンシリサイド膜以
外番へタングステン、モリブデン、モリブデンシリサイ
ドの金属硅化物などによる金属化合物等を採用できるの
ゑ　ゲートの配線抵抗を充分に下げることができも　さ
らに（よ　そのためバッファー膜１４０の厚みを充分に
大きくとることができるの双　特に上層の金属系の導電
膜であるタングステンシリサイド等の金属硅化物などの
金属化合物１５３の熱膨張係数が第１の導電膜であるポ
リシリコン膜１２０に対して違うことによって発生する
ストレス（応力）を緩和でき丸　さらに？よ　バッファ
−［１４０の存在より第１の導電膜１２０と金属系の導
電膜１５３力（　直接に接していないので、ストレス性
の不良を防止でき、また　上層の金属系の導電膜である
タングステンシリサイド等の金属硅化物などの金属化合
物１５３か収　第１の導電膜であるポリシリコン膜ｌ２
０ヘ　タングステン金属原子が熱拡散することによって
生じるゲート酸化膜１１２の反応性の破壊（ゲートバン
ク）を低減　防止することができた　特凶　ゲートの低
抵抗化にとって好ましいチタン化合物を金属系の導電膜
１５３として用いた場合、ゲート酸化膜１１２の破壊が
生じやすい力交　本発明のようにバッファー膜を介在さ
せる方法が大きな効果があも さらには　ゲート電極の構造の改良により次のような効
果が得られた （１）配線形状の金属系の導電膜１５３Ａを配線形状の
バッファー膜１４０Ａに対してオーバーハングさせ、配
線形状の第１の導電Ｍ１２０Ａの上部表面と配線形状の
金属系の導電膜１５３Ａの下部表面とを残置された第３
の−導電膜１５８人　１　５８Ｂを介して、電気的に接
続したことにより、確実に第１の導電膜１２ＯＡと配線
形状の金属系の導電膜１５３Ａとの導通をとることが可
能となり、また　第３の導電膜と第１の導電膜あるいは
配線形状の金属系の導電膜との接触面積を大きくするこ
とかでま　第３の導電膜による電気的抵抗を小さく抑え
ることができた（２）バッファー膜の存在により、第１
の導電膜と金属系の導電膜が直接に接していないので、
寝間のストレス（応力）により、シリコン半導体層中に
界面準位が発生したり、さらに（よ　このストレスによ
りゲート酸化膜の破壊（いわゆベ　ゲートパンク）する
ことを防止でき九　すなゎ板　バッファー膜の存在によ
り、上層の金属系の導電膜であるタングステンシリサイ
ド等の金属硅化物などの金属化合物か収　第１の導電膜
であるポリシリコン膜へ　タングステン等の金属原子が
熱拡散することによって生じるゲート酸化膜の反応性の
破壊を防止することができ九　この熱処理時に金属系の
導電膜と接触面積の多い上層の第２の導電膜であるポリ
シリコン膜へ　タングステン等の金属原子を優先的に熱
拡散させることによって、下層の第１の導電膜への金属
原子の拡散を減少させることができた　さらにＣ友　　
金属系の導電膜であるタングステンシリサイド膜上に形
成された第２の導電膜と、第１の導電膜と同じ素材（ポ
リシリコン）にすることにより、第１の導電膜と第２の
導電膜に挟まれた金属系の導電膜から発生する応力を基
板に対して緩和することができたので、製造歩留が向上
し好ましい効果が得られ九まｔ−　第８図（ｄ）におい
て、第３の導電膜１５８を等方エッチングすることによ
りオーバーハングされたシリサイド膜１５３の側面部か
ら第３の導電膜１５８を除去して、シリサイド膜１５３
の下部表面にのへ　第３の導電膜を残置させることがで
きム　この場合、ゲートとなる第１の導電膜の幅（第２
の導電膜とほぼ同じ幅）が狭くなり、ゲート容量が減少
でき高速性が改善されも 発明の効果 本発明の手段により、ゲート電極に対して、　ドレイン
の端部がオーバーラップしたＭＯＳ等の電界効果型トラ
ンジスタを用いた半導体集積回路装置において、高性能
化と高信頼性化に優れた新しいゲートードレイン・オー
バーラップ構造とその製造方法を提供することができも

【図面の簡単な説明】

第１図は本発明による第１の実施例となるＭＯＳトラン
ジスタの構造断面医　第２図は本発明による第２の実施
例となるＭＯＳ｝ランジスタの構造断面医　第３図は本
発明による第３の実施例となるＭＯＳ｝ランジスタの構
造断面医　第４図は本発明による第４の実施例となるＭ
ＯＳ｝ランジスタの製造方法を示す一連の工程断面医　
第５図は本発明による第５の実施例となるＭＯＳトラン
ジスタの製造方法を示す一連の工程断面医　第６図は本
発明による，第６の実施例となるＭＯＳトランジスタの
製造方法を示す一連の工程断面は　第７図は本発明によ
る第７の実施例となるＭＯＳトランジスタの製造方法を
示す一連の工程断面医第８図は本発明による第８の実施
例となるＭＯＳトランジスタの製造方法を示す一連の工
程断面医第９゛図は従来例におけるＭＯＳ｝ランジスタ
の製造方法を示す工程断面図であも

Claims (1)

1. 【特許請求の範囲】 （１）第１導電型の半導体層の上に形成されたゲート用
   の第１の絶縁膜と、前記ゲート用の絶縁膜の上に形成さ
   れたゲート電極となる配線形状の第１の導電膜と、前記
   配線形状の第１の導電膜の上からはみ出さない幅で形成
   された配線形状のバッファー膜と、前記配線形状のバッ
   ファー膜の上に形成された配線形状の第２の導電膜と、
   前記配線形状の第２の導電膜をマスクとして用いるイオ
   ン注入法により前記ゲート電極となる第１の導電膜の端
   部の直下の前記第１の導電型の半導体層中に配置された
   ソースとなる第２導電型の第１の半導体領域およびドレ
   インとなる第２導電型の第２の半導体領域と、前記配線
   形状の第２の導電膜の側面上と前記配線形状のバッファ
   ー膜の側面上とに選択的に残置させた第３の導電膜と、
   前記残置させた第３の導電膜と前記配線形状の第２の導
   電膜をマスクとして用いるイオン注入法により、前記第
   １導電型の半導体層中のソース側およびドレイン側に配
   置されたソースの一部となる第２導電型の第３の半導体
   領域およびドレインの一部となる第２導電型の第４の半
   導体領域とを備え、ドレインとなる第２導電型の第２の
   半導体領域とソースとなる第２導電型の第１の半導体領
   域との間をチャンネル部として用い、配線形状の第１の
   導電膜の上部表面と配線形状の第２の導電膜の側面とを
   前記第３の導電膜を介して電気的に接続し、かつ、配線
   形状の第１の導電膜の幅が配線形状の第２の導電膜の幅
   とこの第２の導電膜の両側に残置された第３の導電膜の
   幅との和に、ほぼ一致するように配置されていることを
   特徴とする電界効果型半導体装置。 （２）バッファー膜として導電材膜を用いて、ゲート電
   極を低抵抗化することを特徴とする特許請求の範囲第１
   項に記載の電界効果型半導体装置（３）第１導電型の半
   導体層の上に形成されたゲート用の一第１の絶縁膜と、
   前記ゲート用の絶縁膜の上に形成されたゲート電極とな
   る配線形状の第１の導電膜と、前記配線形状の第１の導
   電膜の上からはみ出さない幅で形成された配線形状のバ
   ッファー膜と、前記配線形状のバッファー膜の上に形成
   されていて、かつ、前記バッファー膜に対してオーバー
   ハングさせた配線形状の第２の導電膜と、前記配線形状
   の第２の導電膜をマスクとして用いるイオン注入法によ
   り前記ゲート電極となる第１の導電膜の端部の直下の前
   記第１の導電型の半導体層中に配置されたソースとなる
   第２導電型の第１の半導体領域およびドレインとなる第
   ２導電型の第２の半導体領域と、前記配線形状の第２の
   導電膜の少なくともその下部表面上と前記配線形状のバ
   ッファー膜の側面上と前記配線形状の第１の導電膜の上
   部表面上とに選択的に残置させた第３の導電膜と、前記
   残置させた第３の導電膜と前記配線形状の第２の導電膜
   をマスクとして用いるイオン注入法により、前記第１導
   電型の半導体層中のソース側およびドレイン側に配置さ
   れたソースの一部となる第２導電型の第３の半導体領域
   およびドレインの一部となる第２導電型の第４の半導体
   領域とを備え、ドレインとなる第２導電型の第２の半導
   体領域とソースとなる第２導電型の第１の半導体領域と
   の間をチャンネル部として用い、配線形状の第１の導電
   膜の上部表面と配線形状の第２の導電膜の下部表面とを
   前記第３の導電膜を介して電気的に接続し、かつ、配線
   形状の第１の導電膜の幅が配線形状の第２の導電膜の幅
   とこの第２の導電膜の両側に残置された第３の導電膜の
   幅との和にほぼ一致するように配置されていることを特
   徴とする電界効果型半導体装置。 （４）第１導電型の半導体層の上に形成されたゲート用
   の第１の絶縁膜と、前記ゲート用の絶縁膜の上に形成さ
   れたゲート電極となる配線形状の第１の多結晶半導体か
   らなる導電膜と、前記配線形状の第１の導電膜の上から
   はみ出さない幅で形成された配線形状のバッファー膜と
   、前記配線形状のバッファー膜の上に形成されていて、
   かつ、前記バッファー膜に対してオーバーハングさせた
   配線形状の金属系の導電膜と、前記金属系の導電膜の上
   に形成された配線形状の第２の多結晶半導体からなる導
   電膜と、前記配線形状の金属系の導電膜をマスクとして
   用いるイオン注入法により前記ゲート電極の端部の直下
   の前記第１の導電型の半導体層中に配置されたソースと
   なる第２導電型の第１の半導体領域およびドレインとな
   る第２導電型の第２の半導体領域と、前記配線形状の金
   属系の導電膜の少なくともその下部表面上と前記配線形
   状のバッファー膜の側面上と前記配線形状の第１の導電
   膜の上部表面上とに選択的に残置させた第３の多結晶半
   導体からなる導電膜と、前記残置させた第３の導電膜と
   前記配線形状の金属系の導電膜をマスクとして用いるイ
   オン注入法により、前記第１導電型の半導体層中のソー
   ス側およびドレイン側に配置されたソースの一部となる
   第２導電型の第３の半導体領域およびドレインの一部と
   なる第２導電型の第４の半導体領域とを備え、ドレイン
   となる第２導電型の第２の半導体領域とソースとなる第
   ２導電型の第１の半導体領域との間をチャンネル部とし
   て用い、配線形状の第１の導電膜の上部表面と配線形状
   の金属系の導電膜の下部表面とを前記第３の導電膜を介
   して電気的に接続し、かつ、配線形状の第１の導電膜の
   幅が配線形状の金属系の導電膜の幅とこの金属系の導電
   膜の両側に残置された第３の導電膜の幅との和に、ほぼ
   一致するように配置されていることを特徴とする電界効
   果型半導体装置 （５）第１導電型の半導体層の上にゲート用の第１の絶
   縁膜を形成する工程と、前記ゲート用の絶縁膜の上にゲ
   ート電極となる第１の導電膜を形成する工程と、前記第
   １の導電膜の上にバッファー膜を形成する工程と、前記
   バッファー膜の上に第２の導電膜を形成する工程と、前
   記バッファー膜をエッチングのストッパーとして用い、
   前記第２の導電膜及びバッファー膜を配線形状にエッチ
   ングする工程と、前記配線形状の第２の導電膜をマスク
   として用いるイオン注入法により、第２導電型の不純物
   を前記第１の導電膜を透過させて、前記第１の導電型の
   半導体層中のソース側およびドレイン側の予定されたゲ
   ート電極の端部の直下に注入して、ソースとなる第２導
   電型の第１の半導体領域およびドレインとなる第２導電
   型の第２の半導体領域とを形成する工程と、その後、前
   記配線形状の第２の導電膜の側面上と前記エッチングさ
   れたバッファー膜の側面上に第３の導電膜を残置させ、
   第１の導電膜の上部表面と第２の導電膜の側面とを前記
   第３の導電膜を介して接続する工程と、前記残置させた
   第３の導電膜と前記配線形状の第２の導電膜をエッチン
   グマスクとして用い、前記第１の導電膜を配線形状に形
   成する工程と、前記残置させた第３の導電膜と前記配線
   形状の第２の導電膜をマスクとして用いるイオン注入法
   により、第２導電型の不純物を前記第１導電型の半導体
   層中のソース側およびドレイン側に注入して、ソースの
   一部となる第２導電型の第３の半導体領域とドレインの
   一部となる第２導電型の第４の半導体領域とを形成する
   工程とを備えドレインとなる第２導電型の第２の半導体
   領域とソースとなる第２導電型の第１の半導体領域との
   間をチャンネル部として用い、配線形状の第１の導電膜
   の上部表面と配線形状の第２の導電膜の側面とを残置さ
   れた第３の導電膜を介して電気的に接続することを特徴
   とする電界効果型半導体装置の製造方法。 （６）エッチングのストッパー用のバッファー膜として
   導電材膜を用いて、ゲート電極を低抵抗化することを特
   徴とする特許請求の範囲第５項に記載の電界効果型半導
   体装置の製造方法。 （７）第１導電型の半導体層の上にゲート用の第１の絶
   縁膜を形成する工程と、前記ゲート用の絶縁膜の上にゲ
   ート電極となる第１の導電膜を形成する工程と、前記第
   １の導電膜の上にバッファー膜を形成する工程と、前記
   バッファー膜の上に第２の導電膜を形成する工程と、前
   記第２の導電膜とバッファー膜を配線形状にエッチング
   する工程と、前記第２の導電膜をバッファー膜に対して
   オーバーハングさせる工程と、前記配線形状の第２の導
   電膜をマスクとして用いるイオン注入法により、第２導
   電型の不純物を前記第１の導電型の半導体層中のソース
   側およびドレイン側の予定されたゲート電極の端部の直
   下に注入して、ソースとなる第２導電型の第１の半導体
   領域およびドレインとなる第２導電型の第２の半導体領
   域とを形成する工程と、その後、前記オーバーハングさ
   せた第２の導電膜の少なくともその下部表面上と前記エ
   ッチングされたバッファー膜の側面上に第３の導電膜を
   残置させ、第１の導電膜の上部表面と第２の導電膜の下
   部表面とを前記第３の導電膜を介して接続する工程と、
   前記残置させた第３の導電膜と前記配線形状の第２の導
   電膜をエッチングマスクとして用い、前記第１の導電膜
   を配線形状に形成する工程と、前記残置させた第３の導
   電膜と前記配線形状の第２の導電膜をマスクとして用い
   るイオン注入法により、第２導電型の不純物を前記第１
   導電型の半導体層中のソース側およびドレイン側に注入
   して、ソースの一部となる第２導電型の第３の半導体領
   域とドレインの一部となる第２導電型の第４の半導体領
   域とを形成する工程とを備え、ドレインとなる第２導電
   型の第２の半導体領域とソースとなる第２導電型の第１
   の半導体領域との間をチャンネル部として用い、配線形
   状の第１の導電膜の上部表面と配線形状の第２の導電膜
   とを残置された第３の導電膜を介して電気的に接続する
   ことを特徴とする電界効果型半導体装置の製造方法。 （８）第１導電型の半導体層の上にゲート用の第１の絶
   縁膜を形成する工程と、前記ゲート用の絶縁膜の上にゲ
   ート電極となる第１の導電膜を形成する工程と、前記第
   １の導電膜の上にバッファー膜を形成する工程と、前記
   バッファー膜の上に金属系の導電膜を形成する工程と、
   前記金属系の導電膜上に第２の導電膜を形成する工程と
   、前記第２の導電膜、金属系の導電膜及びバッファー膜
   を配線形状にエッチングする工程と、前記配線形状の金
   属系の導電膜を前記配線形状のバッファー膜に対してオ
   ーバーハングさせる工程と、前記配線形状の金属系の導
   電膜をマスクとして用いるイオン注入法により、第２導
   電型の不純物を前記第１の導電型の半導体層中のソース
   側およびドレイン側の予定されたゲート電極の端部の直
   下に注入して、ソースとなる第２導電型の第１の半導体
   領域およびドレインとなる第２導電型の第２の半導体領
   域とを形成する工程と、その後、前記オーバーハングさ
   せた金属系の導電膜の少なくともその下部表面上と前記
   エッチングされたバッファー膜の側面上とに第３の導電
   膜を残置させ、第１の導電膜の上部表面と金属系の導電
   膜とを前記第３の導電膜を介して接続する工程と、前記
   残置させた第３の導電膜と前記配線形状の金属系の導電
   膜をエッチングマスクとして用い、前記第１の導電膜を
   配線形状に形成する工程と、前記残置させた第３の導電
   膜と前記配線形状の金属系の導電膜をマスクとして用い
   るイオン注入法により、第２導電型の不純物を前記第１
   導電型の半導体層中のソース側およびドレイン側に注入
   して、ソースの一部となる第２導電型の第３の半導体領
   域とドレインの一部となる第２導電型の第４の半導体領
   域とを形成する工程とを備え、ドレインとなる第２導電
   型の第２の半導体領域とソースとなる第２導電型の第１
   の半導体領域との間をチャンネル部として用い、配線形
   状の第１の導電膜の上部表面と配線形状の金属系の導電
   膜とを残置された第３の導電膜を介して電気的に接続す
   ることを特徴とする電界効果型半導体装置の製造方法。 （９）第１導電型の半導体層の上にゲート用の第１の絶
   縁膜を形成する工程と、前記ゲート用の絶縁膜の上にゲ
   ート電極となる第１の導電膜を形成する工程と、前記第
   １の導電膜の上にバッファー膜を形成する工程と、前記
   バッファー膜の上に第２の導電膜を形成する工程と、前
   記バッファー膜をエッチングのストッパーとして用い、
   前記第２の導電膜を配線形状にエッチングする工程と、
   前記バッファー膜を配線形状にエッチングする工程と、
   前記配線形状の第２の導電膜をマスクとして用いるイオ
   ン注入法により、第２導電型の不純物を前記第１の導電
   型の半導体層中のソース側の予定されたゲート電極の端
   部の直下に注入して、ソースとなる第２導電型の第１の
   半導体領域を形成する工程と、前記配線形状の第２の導
   電膜をマスクとして用いる斜方向イオン注入法により、
   第２導電型の不純物を前記第１の導電型の半導体層中の
   ドレイン側の予定されたゲート電極の端部の直下に注入
   して、ドレインとなる第２導電型の第２の半導体領域を
   形成する工程と、前記第１および第２の半導体領域を形
   成した後、前記配線形状の第２の導電膜の側面と前記エ
   ッチングされたバッファー膜との側面に第３の導電膜を
   残置させ、第１の導電膜の上部表面と第２の導電膜の側
   面とを第３の導電膜を介して接続する工程と、前記残置
   させた第３の導電膜と前記配線形状の第２の導電膜をエ
   ッチングマスクとして用い、前記第１の導電膜を配線形
   状に形成する工程と、前記残置させた第３の導電膜と前
   記配線形状の第２の導電膜をマスクとして用いるイオン
   注入法により、第２導電型の不純物を前記第１導電型の
   半導体層中のソース側およびドレイン側に注入して、ソ
   ースの一部となる第２導電型の第３の半導体領域とドレ
   インの一部となる第２導電型の第４の半導体領域とを形
   成する工程からなり、ドレインとなる第２導電型の第２
   の半導体領域とソースとなる第２導電型の第１の半導体
   領域との間をチャンネル部として用い、配線形状の第１
   の導電膜の上部表面と配線形状の第２の導電膜とを残置
   された第３の導電膜を介して電気的に接続することを特
   徴とする電界効果型半導体装置の製造方法。 （１０）ソースとなる第２導電型の第１の半導体領域を
   形成する工程において、配線形状の導電膜をマスクとし
   て用いるほぼ垂直に近いイオン注入法により、第２導電
   型の不純物を第１の導電型の半導体層中のソース側の予
   定されたゲート電極の端部に注入して、ソースとなる第
   ２導電型の第１の半導体領域を形成することを特徴とす
   る特許請求の範囲第９項に記載の電界効果型半導体装置
   の製造方法。 （１１）ソースあるいはドレインを形成するイオン注入
   において、第１の導電膜として非晶質半導体膜を用いて
   、注入イオンのチャネリングを防止することを特徴とす
   る特許請求の範囲第５項ないし第１０項いずれかに記載
   の電界効果型半導体装置の製造方法。 （１２）配線形状の第２の導電膜を配線形状のバッファ
   −膜に対してオーバーハングさせ、配線形状の第１の導
   電膜の上部表面上と配線形状の第２の導電膜の少なくと
   もその下部表面上とに残置された第３の導電膜を介して
   、電気的に接続することを特徴とする特許請求の範囲第
   ９項ないし第１１項いずれかに記載の電界効果型半導体
   装置の製造方法。