JPH01256122A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01256122A JPH01256122A JP63084735A JP8473588A JPH01256122A JP H01256122 A JPH01256122 A JP H01256122A JP 63084735 A JP63084735 A JP 63084735A JP 8473588 A JP8473588 A JP 8473588A JP H01256122 A JPH01256122 A JP H01256122A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- oxide film
- layer
- trench part
- heat treatment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＩＳ型半導体集積回路装置、特に。
ＭＩＳ型メセメモリ−装置型キャパシタセルの製造方法
に関するものである。
に関するものである。
従来の技術
従来、溝型キャパシタセルを内蔵するＭＯＳメモリー装
置の溝型キャパシタセルの形成方法は第２図ａ、ｂの工
程順断面図に示すような手順であった。
置の溝型キャパシタセルの形成方法は第２図ａ、ｂの工
程順断面図に示すような手順であった。
第２図ａ、ｂにおいて、１はＰ型半導体基板。
２はＰ−層、３は第１の溝部、４は第２の溝部、６はフ
ィールド酸化膜、６はｃｖｎ酸化膜、７は砒素を高濃度
に含有する酸化膜、８はＮ＋層、９はキャパシタ酸化膜
、１０は燐を含む多結晶シリコン膜、１１は第１のセル
キャパシタ部、１２は第２のセルキャパシタ部を示す。
ィールド酸化膜、６はｃｖｎ酸化膜、７は砒素を高濃度
に含有する酸化膜、８はＮ＋層、９はキャパシタ酸化膜
、１０は燐を含む多結晶シリコン膜、１１は第１のセル
キャパシタ部、１２は第２のセルキャパシタ部を示す。
この構造を得るための従来の方法では、まず、第２図＆
で示すように、Ｐ型半導体基板１上のＰ−層２内に第１
の溝部３と第２の溝部４を形成した後、高濃度に砒素を
含有するシラノール系溶液を基板表面に塗布し、続いて
熱処理によって砒素を高濃度に含有する酸化膜７を形成
し、こののち、第２図すで示すように、高温熱処理によ
り、第１の溝部３と第２の溝部４の内壁部と底部に、酸
化膜Ｔ中に含有されている砒素を拡散してＮ＋層８を形
成し、さらにギヤパシタ酸化膜９の形成と、燐を含む多
結晶シリコン膜１０の埋設の過程を経て、隣接する第１
のセルキャパシタ部１１と第２のセルキャパシタ部１２
とが形成されていた。
で示すように、Ｐ型半導体基板１上のＰ−層２内に第１
の溝部３と第２の溝部４を形成した後、高濃度に砒素を
含有するシラノール系溶液を基板表面に塗布し、続いて
熱処理によって砒素を高濃度に含有する酸化膜７を形成
し、こののち、第２図すで示すように、高温熱処理によ
り、第１の溝部３と第２の溝部４の内壁部と底部に、酸
化膜Ｔ中に含有されている砒素を拡散してＮ＋層８を形
成し、さらにギヤパシタ酸化膜９の形成と、燐を含む多
結晶シリコン膜１０の埋設の過程を経て、隣接する第１
のセルキャパシタ部１１と第２のセルキャパシタ部１２
とが形成されていた。
発明が解決しようとする課屓
このような従来の方法では、高温熱処理時に高濃度に砒
素を含有する酸化膜７から砒素が昇華するため、溝の内
面に沿って形成されるＮ＋層８の表面不純物濃度が低下
し、また、Ｎ＋層の表面不純物濃度分布が犬きくなるこ
とが避けられない。
素を含有する酸化膜７から砒素が昇華するため、溝の内
面に沿って形成されるＮ＋層８の表面不純物濃度が低下
し、また、Ｎ＋層の表面不純物濃度分布が犬きくなるこ
とが避けられない。
この結果、α線によるソフトエラー耐性が低下するとい
う問題があった。
う問題があった。
本発明はこのような問題点を解決するもので、溝型キャ
パシタにおけるα線によるソフトエラー耐性を向上させ
ることができる製造方法を提供することを目的とするも
のである。
パシタにおけるα線によるソフトエラー耐性を向上させ
ることができる製造方法を提供することを目的とするも
のである。
課題を解決するための手段
この問題点を解決するだめの１本発明の製造方法は、−
導電型半導体基板内に深い溝を形成したのち、砒素を高
濃度に含有するエタノールを主溶媒としたシラ／−ル系
溶液を前記−導電型半導体基板上に回転塗布し１次いで
、熱処理を施して前記溝の内面を砒素を含有する酸化膜
で被覆する工程と、前記酸化膜上に窒化シリコン膜を形
成し。
導電型半導体基板内に深い溝を形成したのち、砒素を高
濃度に含有するエタノールを主溶媒としたシラ／−ル系
溶液を前記−導電型半導体基板上に回転塗布し１次いで
、熱処理を施して前記溝の内面を砒素を含有する酸化膜
で被覆する工程と、前記酸化膜上に窒化シリコン膜を形
成し。
さらに高温熱処理を施して前記溝の内面に前記酸化膜中
の砒素を拡散し、高濃度のＮ型拡散層を形成する工程と
を具備した製造方法である。
の砒素を拡散し、高濃度のＮ型拡散層を形成する工程と
を具備した製造方法である。
作用
本発明の製造方法によれば、砒素を含有する酸化膜が緻
密な膜である窒化シリコン膜で被覆され。
密な膜である窒化シリコン膜で被覆され。
この状態で砒素の拡散がなされるため、酸化膜から砒素
が昇華することを抑制でき、前記溝の内面のＮ＋層の表
面不純物濃度の低下とＮ＋層の表面不純物濃度分布の増
大を抑制できる。
が昇華することを抑制でき、前記溝の内面のＮ＋層の表
面不純物濃度の低下とＮ＋層の表面不純物濃度分布の増
大を抑制できる。
実施例
本発明の一実施例について、第１図ａ、ｂの工程順断面
図に基づいて以下に説明する。
図に基づいて以下に説明する。
まず、第１図ａに示す断面構造を得るために。
Ｐ型半導体基板１上に厚く形成されたＰ−層２の一部を
ｃｖｎ酸化膜６をマスクとして異方性工、ノチングによ
り選択的にエツチングして深さ３〜６μｍ程度の第１の
溝部３と第２の溝部４を形成する。次に、砒素を高濃度
に含有するエタノールを主溶媒としたシラノール系溶液
を全面に塗布したのち、２０００〜６０００回／分の回
転数で半導体基板を回転させ、さらに、１００〜２００
°Ｃ程度の温度の熱処理を施すことによって、第１の溝
部３と第２の溝部４０両内壁部および両底部を砒素を高
濃度に含有する酸化膜７で均一に被覆し、続いて、酸化
膜Ｔ上に、プラズマＧ Ｖ Ｄ法により、２ｏｏ℃〜３
ｏｏ℃程度の温度で、１０００〜２００ＯＡ程度の膜厚
の窒化シリコン膜１３を蒸着した後、窒素雰囲気中９０
０〜１０００°Ｃ程度の温度の熱処理を施して第１の溝
部３と第２の溝部４の両内壁部および両底部に酸化膜７
から砒素を拡散し、その拡散深さが浅く、しかも高濃度
（１×１０１９〜１×１０２０ＣＩ４−５程度）のＮ＋
層８を均一に形成する。次いで、前記窒化シリコン膜１
３と砒素を含有する酸化膜７とをエツチングして除去す
る。次に、第１図すの工程断面図で示すように、熱酸化
により、フィールド酸化膜５以外の部分の全面に１００
〜２０ＯＡ程度の膜厚のキャパシタ酸化膜９を形成し、
続いて。
ｃｖｎ酸化膜６をマスクとして異方性工、ノチングによ
り選択的にエツチングして深さ３〜６μｍ程度の第１の
溝部３と第２の溝部４を形成する。次に、砒素を高濃度
に含有するエタノールを主溶媒としたシラノール系溶液
を全面に塗布したのち、２０００〜６０００回／分の回
転数で半導体基板を回転させ、さらに、１００〜２００
°Ｃ程度の温度の熱処理を施すことによって、第１の溝
部３と第２の溝部４０両内壁部および両底部を砒素を高
濃度に含有する酸化膜７で均一に被覆し、続いて、酸化
膜Ｔ上に、プラズマＧ Ｖ Ｄ法により、２ｏｏ℃〜３
ｏｏ℃程度の温度で、１０００〜２００ＯＡ程度の膜厚
の窒化シリコン膜１３を蒸着した後、窒素雰囲気中９０
０〜１０００°Ｃ程度の温度の熱処理を施して第１の溝
部３と第２の溝部４の両内壁部および両底部に酸化膜７
から砒素を拡散し、その拡散深さが浅く、しかも高濃度
（１×１０１９〜１×１０２０ＣＩ４−５程度）のＮ＋
層８を均一に形成する。次いで、前記窒化シリコン膜１
３と砒素を含有する酸化膜７とをエツチングして除去す
る。次に、第１図すの工程断面図で示すように、熱酸化
により、フィールド酸化膜５以外の部分の全面に１００
〜２０ＯＡ程度の膜厚のキャパシタ酸化膜９を形成し、
続いて。
減圧ＣＶＤ法によって燐を含む多結晶シリコン膜１０を
形成する。そして、最後に第１のセルキャパシタ部１１
と第２のセルキャパシタ部１２以外の部分に形成されて
いる燐を含む多結晶シリコン膜を選択的に除去すること
により本発明の製造方法によるキャパシタセルの形成が
完了する。
形成する。そして、最後に第１のセルキャパシタ部１１
と第２のセルキャパシタ部１２以外の部分に形成されて
いる燐を含む多結晶シリコン膜を選択的に除去すること
により本発明の製造方法によるキャパシタセルの形成が
完了する。
発明の効果
以上のように本発明によれば、隣接配置された第１の溝
部と第２の溝部の両内壁部と両底部に形成するＮ＋層の
表面不純物濃度の低下とＮ＋層の表向不純物濃度分布の
増大を抑制できこのため、α線によるソフトエラー耐性
を向上させる効果が得られ、良好な特性の半導体装置を
提供することができる。また、製造歩留り向上を図る効
果も併せて奏される。
部と第２の溝部の両内壁部と両底部に形成するＮ＋層の
表面不純物濃度の低下とＮ＋層の表向不純物濃度分布の
増大を抑制できこのため、α線によるソフトエラー耐性
を向上させる効果が得られ、良好な特性の半導体装置を
提供することができる。また、製造歩留り向上を図る効
果も併せて奏される。
第１図は本発明の一実施例を示す構成断面図、第２図は
従来例を示す構成断面図である。 １・・・・Ｐ型半導体基板、２・・・・・・Ｐ−層、３
・・・・・・第１の溝部、４・・・・・・第２の溝部、
５・・・・・・フィールド酸化膜、６・・・・・ｃｙｎ
酸化膜、７・・・・・・高濃度の砒素を含有する酸化膜
、８・・・・・・Ｎ＋層、９・・・・・・キャパシタ酸
化膜、１０・・・・・・燐を含む多結晶シリコン膜、１
１・・・・・・第１のセルキャパシタ部、１２・・・・
・・第２のセルキャパシタ部、１３・・・・・シリコン
窒化膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
従来例を示す構成断面図である。 １・・・・Ｐ型半導体基板、２・・・・・・Ｐ−層、３
・・・・・・第１の溝部、４・・・・・・第２の溝部、
５・・・・・・フィールド酸化膜、６・・・・・ｃｙｎ
酸化膜、７・・・・・・高濃度の砒素を含有する酸化膜
、８・・・・・・Ｎ＋層、９・・・・・・キャパシタ酸
化膜、１０・・・・・・燐を含む多結晶シリコン膜、１
１・・・・・・第１のセルキャパシタ部、１２・・・・
・・第２のセルキャパシタ部、１３・・・・・シリコン
窒化膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- 一導電型の半導体基板の所定部分に溝を形成したのち
、同半導体基板上にこれとは逆導電型の不純物を含有す
るシラノール系溶液を塗布し、さらに、熱処理を施して
前記溝内面を前記逆導電型の不純物を含有する酸化膜で
被覆する工程と、前記酸化膜上にシリコン窒化膜を形成
したのち、熱処理を施して前記溝の内面に前記酸化膜か
ら前記逆導電型の不純物を拡散して逆導電型の拡散層を
形成する工程とを具備することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63084735A JPH01256122A (ja) | 1988-04-06 | 1988-04-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63084735A JPH01256122A (ja) | 1988-04-06 | 1988-04-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01256122A true JPH01256122A (ja) | 1989-10-12 |
Family
ID=13838953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63084735A Pending JPH01256122A (ja) | 1988-04-06 | 1988-04-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01256122A (ja) |
-
1988
- 1988-04-06 JP JP63084735A patent/JPH01256122A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63207177A (ja) | 半導体装置の製造方法 | |
| JPH0334541A (ja) | 半導体装置の製造方法 | |
| JPS58200554A (ja) | 半導体装置の製造方法 | |
| JPS5834939B2 (ja) | ハンドウタイソウチ | |
| JPS61135136A (ja) | 半導体装置の製造方法 | |
| JPS5850411B2 (ja) | 不純物拡散法 | |
| JPH0212815A (ja) | 半導体装置の製造方法 | |
| JPS61212062A (ja) | 半導体装置 | |
| JPS592191B2 (ja) | 半導体装置用電極の製造方法 | |
| JPH0140502B2 (ja) | ||
| JPH01272153A (ja) | ガードリングの製造方法 | |
| JPH08306699A (ja) | 半導体装置の製造方法 | |
| JPH02114556A (ja) | 半導体装置の製造方法 | |
| JPS61124149A (ja) | 半導体装置およびその製造方法 | |
| JPS6058581B2 (ja) | 半導体装置の製造方法 | |
| JPH01251658A (ja) | 半導体装置の製造方法 | |
| JPS63307720A (ja) | 半導体装置の製造方法 | |
| JPH0464227A (ja) | 半導体素子とその製造方法 | |
| JPS61177744A (ja) | 半導体集積回路用基板の製造方法 | |
| JPS63117461A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH0240921A (ja) | バイポーラトランジスタの製造方法 | |
| JPS6180833A (ja) | 半導体装置の製造方法 | |
| JPH0343779B2 (ja) | ||
| JPH02119258A (ja) | 半導体装置の製造方法 | |
| JPH01282867A (ja) | バイポーラトランジスタの製造方法 |