JPH01256123A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01256123A JPH01256123A JP63084281A JP8428188A JPH01256123A JP H01256123 A JPH01256123 A JP H01256123A JP 63084281 A JP63084281 A JP 63084281A JP 8428188 A JP8428188 A JP 8428188A JP H01256123 A JPH01256123 A JP H01256123A
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- trench
- capacitor
- silicon substrate
- impurity layer
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- Pending
Links
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に溝型キャパシタの形成
方法に関する。
方法に関する。
１１１１のトランジスタと１個のキャパシタにより構成
されるメモリセルを有するダイナミックＲＡＭでは高集
積化により溝型のキャパシタが採用されてきている。キ
ャパシタはシリコン基板。
されるメモリセルを有するダイナミックＲＡＭでは高集
積化により溝型のキャパシタが採用されてきている。キ
ャパシタはシリコン基板。
キャパシタ酸化膜、キャパシタ電極から構成されている
が、キャパシタ電極電位が電源電圧の半分に設定された
場合、キャパシタ酸化膜と接しているシリコン基板に不
純物層を形成してデプレッション化する必要がある。
が、キャパシタ電極電位が電源電圧の半分に設定された
場合、キャパシタ酸化膜と接しているシリコン基板に不
純物層を形成してデプレッション化する必要がある。
溝側面に不純物層が形成されている従来の溝型キャパシ
タの製造方法を第３図（ａ）、（ｂ）に示す。
タの製造方法を第３図（ａ）、（ｂ）に示す。
まず、第３図（ａ）に示すように、Ｐ型シリコン基板３
１上の所定位置に開口部を有すレジストマスク３２を形
成した後、ＲＩＥ法によりＰ型シリコン基板３１をエツ
チングして溝３３を形成する。続いて講３３の側面にヒ
素イオン３４をイオン注入して不純物層３５を形成する
。この場合のイオン注入は溝内の側部に不純物層を形成
するためシリコン基板３１に対し０度でない角度θ（先
７°が普通である）でイオン注入を行なわなければなら
ない。
１上の所定位置に開口部を有すレジストマスク３２を形
成した後、ＲＩＥ法によりＰ型シリコン基板３１をエツ
チングして溝３３を形成する。続いて講３３の側面にヒ
素イオン３４をイオン注入して不純物層３５を形成する
。この場合のイオン注入は溝内の側部に不純物層を形成
するためシリコン基板３１に対し０度でない角度θ（先
７°が普通である）でイオン注入を行なわなければなら
ない。
続いて、第３図（ｂ）に示すように、レジストマスク３
２を除去した後熱酸化法によりシリコン基板３１および
溝３３表面にキャパシタ酸化膜３６を形成し、その後減
圧ＣＶＤ法により不純物を含むポリシリコンを堆積して
キャパシタ電極３７を形成する。
２を除去した後熱酸化法によりシリコン基板３１および
溝３３表面にキャパシタ酸化膜３６を形成し、その後減
圧ＣＶＤ法により不純物を含むポリシリコンを堆積して
キャパシタ電極３７を形成する。
溝側面に不純物層をイオン注入により形成するなめには
イオン注入はシリコン基板に対し０でない角度θで斜め
イオン注入する必要がある。この場合溝が深い時講内側
面上部にイオンは到達できるので不純物層が形成される
が、溝内側面下部では溝上部の上のレジストがマスクと
なり、イオンが到達できず溝側面下部に不純物層が形成
されない領域が存在するので容量を大きくできないとい
う欠点がある。
イオン注入はシリコン基板に対し０でない角度θで斜め
イオン注入する必要がある。この場合溝が深い時講内側
面上部にイオンは到達できるので不純物層が形成される
が、溝内側面下部では溝上部の上のレジストがマスクと
なり、イオンが到達できず溝側面下部に不純物層が形成
されない領域が存在するので容量を大きくできないとい
う欠点がある。
本発明の半導体装置の製造方法は、半導体基板の表面か
ら内部に向けて掘られた溝並びにこの溝と整合し深さ方
向に幅が狭くなる開口を有するイオン注入用マスクを形
成したのち、イオン注入法により前記溝の側面に不純物
層を設けて溝型キャパシタを形成する工程を有するとい
うものである。
ら内部に向けて掘られた溝並びにこの溝と整合し深さ方
向に幅が狭くなる開口を有するイオン注入用マスクを形
成したのち、イオン注入法により前記溝の側面に不純物
層を設けて溝型キャパシタを形成する工程を有するとい
うものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）は本発明の第１の実施例を説明す
るための工程順に配置した半導体チップの断面図である
。
るための工程順に配置した半導体チップの断面図である
。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板１
１表面に従来と同様の方法により所定位置が開口される
ように厚さ１．５μｍのレジスト膜をパターニングした
後１２０℃で１時間程度ボストベークを行なうと端部に
θ１ （約３０°）のテーパー角度が付いた開口を有す
るレジストマスク１２ができる。続いて従来同様にＰ型
シリコン基板１１をＲＩＥ法によりエツチングし講１３
を形成してからエネルギー１００ｋｅＶ、ドーズ量１×
１０１４／ｃＩ１１２のヒ素イオン１４をシリコン基板
１１に対しθ１より小さい角度θ（約７°）でイオン注
入すると溝側部に不純物層１５が形成される。
１表面に従来と同様の方法により所定位置が開口される
ように厚さ１．５μｍのレジスト膜をパターニングした
後１２０℃で１時間程度ボストベークを行なうと端部に
θ１ （約３０°）のテーパー角度が付いた開口を有す
るレジストマスク１２ができる。続いて従来同様にＰ型
シリコン基板１１をＲＩＥ法によりエツチングし講１３
を形成してからエネルギー１００ｋｅＶ、ドーズ量１×
１０１４／ｃＩ１１２のヒ素イオン１４をシリコン基板
１１に対しθ１より小さい角度θ（約７°）でイオン注
入すると溝側部に不純物層１５が形成される。
つぎに第１図（ｂ）に示すように、レジストマスク１２
を除去し酸素雰囲気中にて熱酸化しＰ型シリコン基板１
１及び溝１３表面に厚さ１０ｎｍのキャパシタ酸化膜１
６を成長させる。続いて減圧ＣＶＤ法で不純物を含むポ
リシリコンをキャパシタ酸化膜１６上に堆積させてキャ
パシタ電極１７とする。
を除去し酸素雰囲気中にて熱酸化しＰ型シリコン基板１
１及び溝１３表面に厚さ１０ｎｍのキャパシタ酸化膜１
６を成長させる。続いて減圧ＣＶＤ法で不純物を含むポ
リシリコンをキャパシタ酸化膜１６上に堆積させてキャ
パシタ電極１７とする。
このようにして、例えば、幅及び深さがそれぞれ１μｍ
及び８μｍの溝の側面全体に不純物層１５を形成するこ
とができる。従来例では深さ６．６μｍのところまでし
か形成できなかったのに比べ約１２０％の容量を形成す
ることができる。
及び８μｍの溝の側面全体に不純物層１５を形成するこ
とができる。従来例では深さ６．６μｍのところまでし
か形成できなかったのに比べ約１２０％の容量を形成す
ることができる。
第２図は、第２の実施例を説明するための半導体チップ
の断面図である。Ｐ型シリコン基板２１上にＣＶＤ法に
より酸化シリコン膜２４を厚さ４００ｎｍ堆積後従来同
様に所定位置が開口されるようにレジスト膜をバターニ
ングする。次にこのようにして形成されたレジストマス
ク２２を用いて酸化シリコン膜２２を等方性エツチング
するとサイドエッチにより酸化シリコン膜２４には約４
５°のテーパー角がついた状態でＰ型シリコン基板２１
表面が一部露出する。つづいてＲＩＥ法でＰ型シリコン
基板２１をエツチングして溝２３を形成する。この後レ
ジストマスク２２を除去し、酸化シリコン膜２４をイオ
ン注入用マスクとして、第１の実施例と同時に、イオン
注入を行ない、溝側面に不純物層を形成し酸化シリコン
膜２４を除去しキャパシタ酸化膜、キャパシタ電極を形
成すると第１図（ｂ）と同様の溝型キャパシタとなる。
の断面図である。Ｐ型シリコン基板２１上にＣＶＤ法に
より酸化シリコン膜２４を厚さ４００ｎｍ堆積後従来同
様に所定位置が開口されるようにレジスト膜をバターニ
ングする。次にこのようにして形成されたレジストマス
ク２２を用いて酸化シリコン膜２２を等方性エツチング
するとサイドエッチにより酸化シリコン膜２４には約４
５°のテーパー角がついた状態でＰ型シリコン基板２１
表面が一部露出する。つづいてＲＩＥ法でＰ型シリコン
基板２１をエツチングして溝２３を形成する。この後レ
ジストマスク２２を除去し、酸化シリコン膜２４をイオ
ン注入用マスクとして、第１の実施例と同時に、イオン
注入を行ない、溝側面に不純物層を形成し酸化シリコン
膜２４を除去しキャパシタ酸化膜、キャパシタ電極を形
成すると第１図（ｂ）と同様の溝型キャパシタとなる。
この場合のテーパー角度は酸化シリコン膜２２のサイド
エッチを利用している為安定した形状のイオン注入マス
クが形成でき再現性よく不純物層を深くまで形成できる
利点がある。
エッチを利用している為安定した形状のイオン注入マス
クが形成でき再現性よく不純物層を深くまで形成できる
利点がある。
〔発明の効果〕
以上説明したように本発明は溝側面に斜めイオン注入で
不純物層を形成する場合、端部がテーパー状になった開
口を有するイオン注入マスクを用いることにより、溝側
面部の深くにまで不純物層が形成できるのでキャパシタ
の容量が高まり、またイオン注入マスクの膜厚も厚くで
き、歩留りも向上するという効果がある。
不純物層を形成する場合、端部がテーパー状になった開
口を有するイオン注入マスクを用いることにより、溝側
面部の深くにまで不純物層が形成できるのでキャパシタ
の容量が高まり、またイオン注入マスクの膜厚も厚くで
き、歩留りも向上するという効果がある。
第１図（ａ）、（ｂ）は本発明の第１の実施例を説明す
るための工程順に配置した半導体チップの断面図、第２
図は第２の実施例を説明するための半導体チップの断面
図、第３図（ａ）、（ｂ）は従来例を説明するための工
程順に配置した半導体チップの断面図である。 １１．２１．３１・・・Ｐ型シリコン基板、１２゜２２
．３２・・・レジストマスク、１３，２３．３３・・・
溝、１４．３４・・・ヒ素イオン、１．５．３５・・・
不純物層、１６．３６・・・キャパシタ酸化膜、１７゜
３７・・・キャパシタ電極、２４・・・酸化シリコン膜
。
るための工程順に配置した半導体チップの断面図、第２
図は第２の実施例を説明するための半導体チップの断面
図、第３図（ａ）、（ｂ）は従来例を説明するための工
程順に配置した半導体チップの断面図である。 １１．２１．３１・・・Ｐ型シリコン基板、１２゜２２
．３２・・・レジストマスク、１３，２３．３３・・・
溝、１４．３４・・・ヒ素イオン、１．５．３５・・・
不純物層、１６．３６・・・キャパシタ酸化膜、１７゜
３７・・・キャパシタ電極、２４・・・酸化シリコン膜
。
Claims (1)
- 半導体基板の表面から内部に向けて掘られた溝並びにこ
の溝と整合し深さ方向に幅が狭くなる開口を有するイオ
ン注入用マスクを形成したのち、イオン注入法により前
記溝の側面に不純物層を設けて溝型キャパシタを形成す
る工程を有することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63084281A JPH01256123A (ja) | 1988-04-05 | 1988-04-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63084281A JPH01256123A (ja) | 1988-04-05 | 1988-04-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01256123A true JPH01256123A (ja) | 1989-10-12 |
Family
ID=13826072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63084281A Pending JPH01256123A (ja) | 1988-04-05 | 1988-04-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01256123A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6265279B1 (en) * | 1999-09-24 | 2001-07-24 | Infineon Technologies Ag | Method for fabricating a trench capacitor |
| JP2009212172A (ja) * | 2008-03-03 | 2009-09-17 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-04-05 JP JP63084281A patent/JPH01256123A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6265279B1 (en) * | 1999-09-24 | 2001-07-24 | Infineon Technologies Ag | Method for fabricating a trench capacitor |
| JP2009212172A (ja) * | 2008-03-03 | 2009-09-17 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
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