JPH025434A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＯＳ）ランジスタなどの電界効果トランジス
タの製造方法、とくに高耐圧の電界効果トランジスタに
適する製造方法に関する。

〔従来の技術〕

周知のとおり、電界効果トランジスタは個別素子として
はもちろん、集積回路装置内への組み込み用の基本的な
回路要素として広範な用途に利用されているが、その用
途拡大に伴って集積回路に組み込まれるものに対しても
数十■程度ないしはそれ以上の高耐圧が要求されること
が珍しくなくなって来ている。電界効果トランジスタに
高い回路電圧が掛かったとき、いわゆるバンチスルーの
ような降伏現象が生じやすくなるほか、短チヤネル効果
として知られる現象によってその使用電圧が制限される
。よく知られているようにこの短チヤネル効果は、電界
効果トランジスタの例えばドレインから延びる空乏層に
よって、ソース・ドレイン層間に形成されるべきチャネ
ルがピンチオフされる現象であって、この防止のために
ソース・ドレイン層の不純物拡散構造ないしはプロフィ
ルに従来から種々工夫がなされている。

第３図はエッチバンク方式と通称されている従来方法を
示すものである。この方法は同図（ｄ）に示すように、
ゲート２３の両側方に通常のソース・ドレインＷＪ２７
ｔ”設けるほかに、このソース・ドレイン層２７カらゲ
ート下に延びるそれよりも低不純物濃度の内側ソース・
ドレイン１！１２５を設けること各こより短チヤネル効
果を防止するもので、以下順序に従ってその製作工程を
簡単に説明する。

同図（ａ）では、まず例えばｎ形の半導体基板ないしは
エピタキシャル層である半導体領域２１の表面に薄いゲ
ート酸化１１ａ２２を付けた後に、その上に多結晶シリ
コン等のゲート２３を図示のように形成する。ついでそ
の上に減圧ＣＶＤ法により酸化膜２４を例えば０　、５
７ｎ程度の厚みに成長させ、ゲート２３とフォトレジス
ト膜２５をマスクとしてｐ形不純物としてのボロンＢ等
をイオン注入して、半導体ＳＩ域２１の表面に不純物２
６ａ＠導入する。この際、注入されるボロンイオンＢが
比較的厚い酸化膜２４によってかなりトラップされるの
で、不純物２６ａの表面導入密度は比較的低くなる。

同図（ロ）では、上の導入不純物２６ａを熱処理により
拡散させて、低不純物濃度の内側ソース・ドレイン層２
６を半導体領域２１内に作り込んだ上で、酸化膜２４を
リアクティブイオンエツチング法等の異方性エツチング
により、図で２４ａで示されたサイドウオールと呼ばれ
るゲート２３の側面の角部を残して除去する。同図（Ｃ
）では、このサイドウオール２４ａを含むゲート部とフ
ォトレジスト膜２７をマスクとして、前と同じくボロン
等のＰ形不純物をイオン注入して図示の不純物２８ａを
半導体領域の表面に高いドーズ量で打ち込む。

同図（ロ）では、熱処理によってこの不純物を前より深
く拡散させることにより、ソース・ドレイン層２７を高
い不純物濃度で半導体領域２１内に作り込んだ上で、全
体を覆う酸化膜２９とソース・ドレインおよびゲート接
続用の電極膜３０を順次設けることによって電界効果ト
ランジスタが完成する。このような二重（１造のソース
・ドレインをもつトランジスタでは、チャネルが図示の
ようにゲート下に入り込む不純物濃度の低い内側ソース
・ドレイン層２６の先端間に形成されるので、ソース・
ドレインＩ？！２８に電圧が掛かったとき、空乏層がそ
れからこのチャネル形成部にまで延び難くなり、チャネ
ルのピンチオフ従って短チヤネル効果が起こる電圧値を
高めることができる。

〔発明が解決しようとする課題〕

上述かられかるようにエッチバック法は、酸化膜を通し
て１回目のイオン注入を低不純物濃度でした後、酸化膜
をエツチングする際にその一部をサイドウオールとして
残し、これをマスクとして２回目のイオン注入を高不純
物濃度ですることにより、高耐圧用に適する電界効果ト
ランジスタに二ｆｆｉ　ＩＩ　ｍのソース・ドレイン層
を作り込む巧妙な方法であるが、イオン注入を２回行な
うことが必要でありその関連工程も必要なので、全体的
に工程数が多くなってコストが比較的高くつく傾向があ
る。また、酸化膜のエッチバック条件によってサイドウ
オールの幅にばらつきが出°Ｃもよいように寸法上若干
の余裕を見ておく要があるので、電界効果トランジスタ
を集積回路などに作り込む際の面積をあまり縮小できな
い問題がある。

本発明の目的は、かかる従来技術のもつ問題点を解決し
て、電界効果トランジスタを集積回路等に作り込むに際
して全体工程数が少なくて済み、かつそれに要する面積
を縮小できるようにすることにある。

（Ｌ！題を解決するための手段〕 本発明は電界効果トランジスタを、一方の導電形をもつ
半導体領域の表面のゲート下部を中心にしてその両側方
に斜面部を形成する工程と、半導体９ｉ域のゲート下部
および斜面部を含む表面に薄い酸化膜を設ける工程と、
酸化股上の所定個所にゲートを形成する工程と、ゲート
をマスクとして他方の導電形の不純物をイオン注入法に
より各斜面部およびそれに連続する平坦部の表面から拡
散して半導体ＳＦ域内に１対のソース・ドレイン層を作
り込む工程とを経て製造することにより、前述の目的を
達成するものである。

上記の構成中の斜面部の寸法は、もちろんトランジスタ
の使用電圧によっても箕なるが、斜面の高さにしてふつ
う　０．３μ以上望ましくは０．５μ以上とするのがよ
く、その傾斜は３０度以上望ましくは４５度前後とする
のが好適である。電界効果トランジスタを集積回路に作
り込む場合、この斜面部はトランジスタないしトランジ
スタ群相互間に通常設けられるいわゆるＬＯＣＯ３ｌｌ
ｉ用のプロセスを利用して形成するのが工程の短縮上有
利である・すなわち、ＬＯＣＯ５法による酸化膜が半導
体表面に食い込んで形成されるのを利用して、１．ＯＣ
ＯＳ膜形成後にそれをエツチングにより除去した際にそ
の端部に形成される半導体表面の傾斜を本発明方法にお
ける斜面部として利用することができる。電界効果トラ
ンジスタが個別素子等であってＬＯＣＯＳＩｔｆｆが不
要な場合には、この斜面部は異方性のエツチング法によ
って半導体表面を部分的に掘り込むことによって形成す
ることができるゆ 上記構成中の酸化膜は、後のイオン注入工程時に斜面部
の不純物導入密度を平１■部の密度と異ならせるために
利用されるが、本発明方法ではゲート酸化膜と共用する
ことができ、その厚みもふつうゲート酸化膜に適する０
、０５〜０．１μ鳳程度とすることでよい、イオン注入
工程時に、この酸化膜の厚みと斜面部の１頃斜とに応じ
てイオン加速電圧を選択することにより、斜面部と平坦
部の不純物導入濃度を互いに異ならせることができる。

〔作用〕

上述の構成かられかるように、本発明方法はゲート下に
なる半導体＃Ｍ　３Ａの表面部に接してその両側方にあ
らかじめ斜面部を形成して置き、ゲートをマスクとして
この斜面部とそれに連続する平坦部にイオン注入する際
に、斜面部の傾斜を利用して斜面部上の酸化膜が持つ部
分マスク効果と１頃斜とに応じて選択されたイオン加速
電圧で不純物を半導体領域の表面に打ち込むことにより
、斜面部への不純物導入濃度を平坦部に対するより１桁
程度以上減少させることに成功したものである。

これによって、イオン注入工程を１回で済ませることが
でき、この１回のイオン注入で導入された不純物を拡散
させることにより平坦部に作り込まれるソース・ドレイ
ン層から、それよりも不純物濃度が低い内側ソース・ド
レイン層がチャネルが形成されるゲート下の半導体領域
にまで延びるので、前述の短チヤネル効果を有効に防止
して前述の！５Ｉ！題を解決することができる。

〔実施例〕

以下、図を参照しながら本発明の詳細な説明する。第１
図は斜面形成工程にＬＯＣＯ５法を利用した実施例を示
すものである。

同図（ａ）は斜面形成工程を示す、この例における半導
体６ＪＴＭ１は、集積回路用のｎ形のエピタキシャル層
であり、その中にｐチャネル電界効果トランジスタが作
り込まれるものとする。まず、この半導体領域１の表面
に薄い酸化膜２をドライ酸化ないしパイロジェニック法
で０．１μ貴程度の厚みに付け、その上に窒化シリコン
膜を減圧ＣＶＤ法等で例えば０．７μ程度の厚みに成長
させて、そのフォトエツチングによりゲートを設けるべ
き個所に窒化シリコンマスク３を残す、酸化膜４がいわ
ゆるＬＯＧＯ５膜であって、半導体面の例えば１１００
°Ｃで３時間のスチーム酸化により１μ程度の膜厚の酸
化Ｂ４を作る。窒化膜３の除去は、通常のようにＣＦ、
等の反応ガスを用いるドライエツチング法により行なう
、なお、ここまでのプロセスは集積回路用のし□ＣＯ３
膜形成工程を利用してそれと同時に進められる。

同図（ｂ）の酸化膜付は工程に入る前に、電界効果トラ
ンジスタを作り込むべき範囲の酸化膜４を、例えばぶつ
酸系の化学エツチングによりすべて除去する。　　ＬＯ
ＧＯ５膜である酸化膜４は半導体領域１の表面から食い
込んで成長されるので、その除去後にはゲート下部の半
導体領域１がこの実施例では丘状の突部となって残り、
その両側に斜面部１ａが形成される。この斜面部１ａの
高さは、酸化［４の厚みが前述のように１μであった場
合は、その約半分の０．４〜０．５μ重になり、その傾
斜としては図示のようにほぼ４５度が得られる。

同図［有］）の工程では、酸化ｌ１１５を例えばドライ
酸化法で０．０５〜０．１μ烏の厚みにゲート酸化膜と
共用に付ける。同図（Ｃ）の工程では、ゲート６を通例
のように多結晶シリコンのＣＶＤ法による成長とそのフ
ォトエツチングにより　０．５μｍ程度の厚みで形成す
る。このゲート６のパターンニングの際、その図の左右
の端部が斜面部ｌａ上の酸化膜５の上端部に図示のよう
に重なるようにするのが、トランジスタのピンチオフ電
圧等の特性を安定化する上で望ましい。

同図（ロ）のイオン注入工程では、ゲート６とフォトレ
ジスト膜９とをマスクとして、この例ではｐ形の不純物
としてのボロンＢを薄い酸化膜５を介してｎ形の半導体
領域１の表面に打ち込む、この際、斜面部１ａおよび平
坦部ｌｂ上の酸化ａ５は注入イオンに対するいわば部分
マスクとして働き、斜面部１ａは平坦部１ｂと較べてそ
の傾斜によって面積あたりのイオンドーズ量がもともと
少ない上に、酸化膜５の注入イオンに対する有効厚みが
大きくなるので、その部分マスク効果が強く動いて導入
不純物濃度が平坦部より低められる。また、注入イオン
に対する加速電圧もこの酸化Ｈ５の部分マスク効果の強
調に適した値に選定されるので、これらの諸因子がもつ
総合的な効果によって、斜面部１ａに対する不純物８ａ
の表面導入密度を、平坦部１ｂに対する不純物７ａの導
入密度より１桁程度以上下げることができる。なお、こ
のイオン注入工程におけるドーズ量は、この実施例のよ
うに注入イオンがｐ形のボロンの場合は例えば２ｘｌＯ
”原子／Ｃ−程度、ｎ形の燐の場合は３ｘｌＯ”原子／
ｃｊとするのが適当である。

同図（ｅ）は電界効果トランジスタの完成時の状態を示
すものである。上のイオン注入工程後、半導体Ｓ■域１
の表面の斜面部１ａおよび平坦部１ｂに打ち込まれた不
純物７ａおよび８ａを熱処理によって拡散させることに
より、ソース・ドレインＮ７および内側ソース・ドレイ
ン層８を作り込む、トランジスタの高耐圧化上は、ソー
ス・ドレインＮ７の拡散は深目とするのが望ましく、例
えば１１００°Ｃ，１時間の熱処理条件で拡散深さを１
．５ｎ程度とし、その底の角部の曲率半径Ｒを極力大き
くする。内側ソース・ドレイン層８の拡散深さは不純物
濃度が低いのでこれよりやや浅く、図のようにソース・
ドレイン１１７とほぼ連続し、かつその先端がゲート６
の下に若干もぐり込む形状に拡散される。この熱処理後
の不純物濃度は、ソース・ドレイン層７では例えば１０
１１原子／Ｃ−程度、内側ソース・ドレイン層８では１
Ｑｌ１１原子／ｄ程度とされる。

上の熱処理後は・通例のように酸化ＷＡ１０および接続
膜ないし電極＠１１を設け、後者から電界効果トランジ
スタのソースＳとドレインＤとゲートＧ用の端子をそれ
ぞれ導出する。このように完成された電界効果トランジ
スタでは、ソース・ドレイン１ｉ１のゲート６寄りに内
側ソース・ドレイン層８がそれと連続して作り込まれる
ので、ソース・ドレイン１！Ｉ７が内側ソース・ドレイ
ン層８に向けて拡散されやすく、このためその底の曲率
半径Ｒが拡散深さの割りには従来より大きくなってトラ
ンジスタの耐圧値が向上される。

電圧が掛かったとき、空乏層はこの不純物濃度の高いソ
ース・ドレイン層７から延びるが、ゲート６との間には
内側ソース・ドレインＮ８が介在していて、かつそれが
ゲート下部にまで延びているので、空乏層の延びはこれ
によって制約されてゲート下のチャネル形成面にまで届
き難（なり、従って短チヤネル効果が有効に防止される
０本発明における内側ソース・ドレインＮ８は、半導体
領域の斜面部１ａを利用して作り込まれ、かつその位置
および大きさをゲート６をマスクとするいわゆる自己整
合方式により正確に作り込めるので、内側ソース・ドレ
インＮ８を作り込んでもトランジスタ用の面積はほとん
ど増加しない。

第２図は本発明の異なる実施例を第１図（ａ）に対応す
る斜面形成工程について示すものである。この例では例
えば個別素子としてのｎチャネル形電界効果トランジス
タがｐ形の半導体基板である半導体領域１に作り込まれ
る。この実施例では前のようにＬＯＧＯＳプロセスを利
用できないので、斜面部１ａをフォトレジスト１１５１
１２をマスクとするエツチング法によって形成する。こ
のため半導体領域１の表面のゲートを設けるべき個所に
、フォトレジストｌｌ１１２を例えば１ｎの厚みで図で
は１２ａで示すようにやや大きい目にパターンニングす
る。

斜面部形成の端面のエツチングは、例えばＣＦ４とＳＦ
、を混合した反応ガスを用いるドライエツチング法で行
ない、半導体領域１の表面を０．５ｎ程度の深さに堀り
込む、この際、エツチングの進行とともにフォトレジス
ト１ｌｆｉ１２も漸次浸食されてその幅が縮小する結果
、図示のようにフォトレジスト膜１２の両側方の半導体
傾城１の表面には斜面部１ａが形成され、そのフォトレ
ジスト膜から離れた部分には平坦部１ｂが形成される。

また斜面部１ａの１１ＪＩ斜は、ドライエツチング用反
応ガスの前述の２種のガスの混合比を変えることによっ
て、容品に！Ｊ！Ｊ整することができる。この実施例に
おける以降の工程は、前の第１図の実施例とまった（同
様に進めることができ、本発明の実施によって得られる
効果も同じである。

本発明方法は、以上説明した実施例に限らず種々の態様
で実施をすることができる１例えば、実施例ではゲート
下はすべてその両側よりも高い丘状に形成するものとし
たが、場合によっては両側よりも低い凹み状に形成して
、その両側方に斜面を形成するようにしてもよい。

〔発明の効果〕

以上のとおり本発明方法においては、一方の導電形をも
つ半導体傾城の表面のゲート下部を中心にしてその両側
方に斜面部を形成する工程と、半導体領域のゲート下部
および斜面部を含む表面に薄い酸化膜を設ける工程と、
酸化股上の所定個所にゲートを形成する工程と、ゲート
をマスクとして他方の導電形の不純物をイオン注入法に
より各斜面部およびそれに連続する平１■部の表面から
拡散して半導体領域内に１対のソース・ドレイン層を作
り込む工程とを経て、電界効果トランジスタを製造する
ようにしたので、半導体領域のゲート下表面の両側方に
形成された斜面部がもつ傾斜を利用して、１回のイオン
注入工程でこの斜面部から拡散される内側ソース・ドレ
イン層の不純物濃度を低く、それに連続する平坦部から
拡散されるソース・ドレイン層の不純物濃度を高くする
ことができ、この二重ソース・ドレイン構造によってチ
ャネルのピンチオフ現象従って短チヤネル効果の発生を
有効に防止して、電界効果トランジスタの動作電圧を高
めることができる。

本発明方法はこのように、従来より合理化された工程で
高電圧用電界効果トランジスタを製造できるほか、次の
利点を有する。

（１）内側ソース・ドレイン層が斜面部を利用して作り
込まれ、かつゲートをマスクとする自己整合方式のイオ
ン注入によってその位置や大きさを正確に不純物拡散で
きるので、内側ソース・ドレイン層従ってトランジスタ
の作り込みに要する面積を最低に抑えることができる。

（２）平坦部から拡散されたソース・ドレイン層がその
隣の斜面部から拡散された内側ソース・ドレイン層の方
に広がりやすい結果、その底の角部の曲率半径を従来の
二重構造のソース・ドレインと較べて大きくとって、電
界効果トランジスタのオフ時の耐圧値を向上できる。

（３）内側ソース・ドレイン履用の不純物をゲートをマ
スクとしかつ斜面部にイオン注入するので、その拡散時
に内側ソース・ドレイン層がゲート下のチャネル形成面
にまでよく延び、このためピンチオフ開始電圧を高くか
つそのばらつきを少なくすることができる。

以上の特長をもつ本発明方法は集積回路用および個別素
子用の電界効果トランジスタに広く適用することができ
、とくに高電圧で動作し高耐圧を要するトランジスタの
製造を合理化しその性能を向上する上で非常に有用であ
る。

【図面の簡単な説明】

第１図および第２図が本発明に関し、第１図は本発明に
よる電界効果トランジスタの製造方法を集積回路用トラ
ンジスタに適用した実施例をその主な工程ごとの状態で
示す断面図、第２図は本発明を個別素子用電界効果トラ
ンジスタに適用した実施例の斜面形成工程における状態
で示す断面図である。第３図は従来技術による電界効果
トランジスタの代表的な製造方法を主な工程ごとの状態
で示す断面図である０図において、 １：電界効果トランジスタが作り込まれる半導体領域、
１ａ：斜面部、１ｂ；平坦部、２：酸化膜、３　：　　
ＬＯＣＯ５膜成長用マスク、４二酸化膜ないしはＬＯＧ
ＯＳ膜、５；酸化膜ないしゲート酸化膜、６：ゲート、
７：ソース・ドレイン層、７ａニア用の導入不純物、８
；内側ソース・ドレイン層、８ａ：８用の導入不純物、
９：フォトレジスト膜、ｌＯ：酸化膜、１１：電極膜な
いし接続膜、１２：フォトレジスト膜、１２ａ　：フオ
トレジスト膜の元の大きさ、２１！半導体領域、２２：
酸化膜、２３：ゲート、２４：酸化膜、２４ａ：サイド
ウオール、２５：フォトレジスト膜、２６：内側ソース
・ドレイン層、２６ａ１６用導入不純物、２７：フォト
レジスト膜、２８：ソース・ドレイン層、２８ａ：２８
用導入不純物、２９：酸化膜、３０：電極膜、Ｂ：ボロ
ンイオン、Ｒ；ソース・ドレイン層成の角部の曲率半径
、である。

Claims (1)

【特許請求の範囲】
1. 一方の導電形をもつ半導体領域の表面のゲート下部を中
   心にしてその両側方に斜面部を形成する工程と、半導体
   領域のゲート下部および斜面部を含む表面に薄い酸化膜
   を設ける工程と、酸化膜上の所定個所にゲートを形成す
   る工程と、ゲートをマスクとして他方の導電形の不純物
   をイオン注入法により各斜面部およびそれに連続する平
   坦部の表面から拡散して半導体領域内に１対のソース・
   ドレイン層を作り込む工程とを含む電界効果トランジス
   タの製造方法。