JPH025436A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH025436A JPH025436A JP15357288A JP15357288A JPH025436A JP H025436 A JPH025436 A JP H025436A JP 15357288 A JP15357288 A JP 15357288A JP 15357288 A JP15357288 A JP 15357288A JP H025436 A JPH025436 A JP H025436A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半４体基板上に形成される微細なしＤ Ｄ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を持
つ電界効果トランジスタの製造方法に関する。
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を持
つ電界効果トランジスタの製造方法に関する。
（従来の技術）
半導体基板上に作り込む能動素子の１つである電界効果
トランジスタは、ゲート電極にポリシリコンまたは高融
点金属材料を用い、ドレイン及びソース拡散層を自己整
合的に形成するものが最も一般的である。この構造の電
界効果トランジスタにおいて、特にドレインとソース間
の耐圧を上げる必要がある場合、実効的なゲート部分か
らある距離をあけて濃い拡散層を形成し、その内側にゲ
ートに対して自己整合的に薄い拡散層を形成するいわゆ
るＬＤＤ構造にすることが行われている。
トランジスタは、ゲート電極にポリシリコンまたは高融
点金属材料を用い、ドレイン及びソース拡散層を自己整
合的に形成するものが最も一般的である。この構造の電
界効果トランジスタにおいて、特にドレインとソース間
の耐圧を上げる必要がある場合、実効的なゲート部分か
らある距離をあけて濃い拡散層を形成し、その内側にゲ
ートに対して自己整合的に薄い拡散層を形成するいわゆ
るＬＤＤ構造にすることが行われている。
（発明が解決しようとする課題）
」二記の如く、従来から用いられているＬＤＤ構造を持
つ電界効果トランジスタでは、ゲートがらある距離にわ
たって薄い拡散層を形成する必要があるため、トランジ
スタが基板上で専有する面積がその分大きくなり、高集
積化の上でさまたげになる。また製造工程上、薄い拡散
層のスペースを作るために、ゲート側壁に何らがの物質
によるスペーサを形成する等の工夫が必要となり、かな
り複雑な工程が付加されることとなる。
つ電界効果トランジスタでは、ゲートがらある距離にわ
たって薄い拡散層を形成する必要があるため、トランジ
スタが基板上で専有する面積がその分大きくなり、高集
積化の上でさまたげになる。また製造工程上、薄い拡散
層のスペースを作るために、ゲート側壁に何らがの物質
によるスペーサを形成する等の工夫が必要となり、かな
り複雑な工程が付加されることとなる。
（課題を解決するための手段）
上記の課題を解決するために、本発明はポリシリコン又
は高融点金属材料によるゲート電極を形成した後に、エ
ツチングによりソース及びドレインとなる部分の半導体
基板部分にゲート電極と分離酸化膜に対して自己整合的
に溝を形成し、溝の底部に濃いソース・ドレイン拡散層
を形成した後、溝の側壁に基板がイオンビームに対しで
ある角度を持つ状態でイオン注入を行うことによって、
溝の側壁に薄い拡散層を形成するように改良を加えて、
ＬＤＤ構造を持つ電界効果トランジスタを製造するよう
にした。
は高融点金属材料によるゲート電極を形成した後に、エ
ツチングによりソース及びドレインとなる部分の半導体
基板部分にゲート電極と分離酸化膜に対して自己整合的
に溝を形成し、溝の底部に濃いソース・ドレイン拡散層
を形成した後、溝の側壁に基板がイオンビームに対しで
ある角度を持つ状態でイオン注入を行うことによって、
溝の側壁に薄い拡散層を形成するように改良を加えて、
ＬＤＤ構造を持つ電界効果トランジスタを製造するよう
にした。
（作 用）
本発明の電界効果トランジスタの製造方法においては、
溝の側壁に形成される薄い拡散層が、濃度の均一性よく
形成される。出来たトランジスタは、薄い拡散層の領域
がほぼ垂直に形成されるため、基板上での専有面積が極
めて小さくなる。また基板に形成される溝は、ゲート電
極と分離酸化膜に対して自己整合的に形成されるので、
工程は極めて簡単である。
溝の側壁に形成される薄い拡散層が、濃度の均一性よく
形成される。出来たトランジスタは、薄い拡散層の領域
がほぼ垂直に形成されるため、基板上での専有面積が極
めて小さくなる。また基板に形成される溝は、ゲート電
極と分離酸化膜に対して自己整合的に形成されるので、
工程は極めて簡単である。
（実施例）
次に図を参照しながら実施例によって本発明の詳細な説
明する。第１図ないし第３図は工程の流れを示した断面
図である。実施例ではＮ型の電界効果トランジスタを示
す。まず第１図に示すようにＰ型シリコン基板１に周知
の選択酸化法を用いて分離酸化膜を形成した後、約１０
ｎｍのゲート酸化膜を形成し、さらに約４００ｎｍのポ
リシリコンを堆積し、ポジレジスト２によって、ポリシ
リコンゲート電極３を形成する。次に前記ポジレジスト
２をそのままマスクにして、第２図に示すように異方性
ドライエツチングによって基板に溝４を形成する。この
後基板とひ素イオンビームとがほぼ垂直となるイオン注
入を行って濃いＮ型拡散層５を形成し、次にイオンビー
ムを基板表面とが６０″の角度を持つようイオン注入を
行って、薄い拡散層６を形成する。この後第３図に示す
８００ｎｍのＢＰＳＧ膜７を形成し、同図に示すように
、ソース及びドレインのアルミ配線８を行った。本実施
例のトランジスタはゲート長が１２−のものであり、溝
の深さは約０．３−とした。
明する。第１図ないし第３図は工程の流れを示した断面
図である。実施例ではＮ型の電界効果トランジスタを示
す。まず第１図に示すようにＰ型シリコン基板１に周知
の選択酸化法を用いて分離酸化膜を形成した後、約１０
ｎｍのゲート酸化膜を形成し、さらに約４００ｎｍのポ
リシリコンを堆積し、ポジレジスト２によって、ポリシ
リコンゲート電極３を形成する。次に前記ポジレジスト
２をそのままマスクにして、第２図に示すように異方性
ドライエツチングによって基板に溝４を形成する。この
後基板とひ素イオンビームとがほぼ垂直となるイオン注
入を行って濃いＮ型拡散層５を形成し、次にイオンビー
ムを基板表面とが６０″の角度を持つようイオン注入を
行って、薄い拡散層６を形成する。この後第３図に示す
８００ｎｍのＢＰＳＧ膜７を形成し、同図に示すように
、ソース及びドレインのアルミ配線８を行った。本実施
例のトランジスタはゲート長が１２−のものであり、溝
の深さは約０．３−とした。
（発明の効果）
上記の実施例によれば、ゲートポリシリコンの側壁にス
ペーサを設けた形の電界効果トランジスタに対して面積
が約３０％減少した。またイオン注入によって薄い拡散
層を形成しているため、特性が極めて安定しており、ま
たばらつきも少ない。
ペーサを設けた形の電界効果トランジスタに対して面積
が約３０％減少した。またイオン注入によって薄い拡散
層を形成しているため、特性が極めて安定しており、ま
たばらつきも少ない。
第１図、第２図、第３図は順に本発明電界効果トランジ
スタの製造方法の工程を示した図である。 １ ・・・ Ｐ型シリコン基板、 ２・・・ポジレジス
ト、 ３ ・・・ポリシリコンゲート電極、４ ・・・
シリコン基板に形成された溝、 ５・・・濃いＮ型拡散
層、 ６ ・・・薄いＮ型拡散層、 ７ ・・・ ＢＰ
ＳＧ膜、 ８ ・・・アルミ配線。 第 図 ２ホ”ジレジスト 第２図
スタの製造方法の工程を示した図である。 １ ・・・ Ｐ型シリコン基板、 ２・・・ポジレジス
ト、 ３ ・・・ポリシリコンゲート電極、４ ・・・
シリコン基板に形成された溝、 ５・・・濃いＮ型拡散
層、 ６ ・・・薄いＮ型拡散層、 ７ ・・・ ＢＰ
ＳＧ膜、 ８ ・・・アルミ配線。 第 図 ２ホ”ジレジスト 第２図
Claims (1)
- 半導体基板上に、選択酸化法によって素子分離領域を形
成する工程と、ポリシリコン又は高融点金属材料による
ゲート電極を形成する工程と、同ゲート電極と素子分離
領域に対して自己整合的に基板に溝を形成する工程と、
前記溝の底部に基板と逆の導電型を持つ濃度の高い拡散
層をイオン注入によって形成する工程と、前記溝の側壁
に基板をイオン線に対して傾けたイオン注入を行うこと
によって、濃度の低い拡散層を形成する工程を含むこと
を特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15357288A JPH025436A (ja) | 1988-06-23 | 1988-06-23 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15357288A JPH025436A (ja) | 1988-06-23 | 1988-06-23 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025436A true JPH025436A (ja) | 1990-01-10 |
Family
ID=15565425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15357288A Pending JPH025436A (ja) | 1988-06-23 | 1988-06-23 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025436A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02296340A (ja) * | 1989-05-11 | 1990-12-06 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| WO2004114412A1 (ja) * | 2003-06-19 | 2004-12-29 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
| US7687854B2 (en) | 2003-08-19 | 2010-03-30 | Magnachip Semiconductor, Ltd. | Transistor in a semiconductor substrate having high-concentration source and drain region formed at the bottom of a trench adjacent to the gate electrode |
-
1988
- 1988-06-23 JP JP15357288A patent/JPH025436A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02296340A (ja) * | 1989-05-11 | 1990-12-06 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| WO2004114412A1 (ja) * | 2003-06-19 | 2004-12-29 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
| US7687854B2 (en) | 2003-08-19 | 2010-03-30 | Magnachip Semiconductor, Ltd. | Transistor in a semiconductor substrate having high-concentration source and drain region formed at the bottom of a trench adjacent to the gate electrode |
| US7919380B2 (en) | 2003-08-19 | 2011-04-05 | Magnachip Semiconductor, Ltd. | Method of manufacturing a transistor in semiconductor device having a gate electrode located between the trenches formed in low-concentration regions of the source and drain regions including high-concentration regions formed at the bottom of the trenches |
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