JPH01256247A

JPH01256247A - パケツト交換システム

Info

Publication number: JPH01256247A
Application number: JP63082927A
Authority: JP
Inventors: Noboru Endo; 昇遠藤; Naohiko Ozaki; 小崎　尚彦; Hiroshi Kuwabara; 弘桑原; Kaneichi Otsuki; 大槻　兼市; Shinobu Gohara; 郷原　忍
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-04-06
Filing date: 1988-04-06
Publication date: 1989-10-12
Anticipated expiration: 2013-05-18
Also published as: JP2753254B2; US4964119A; EP0336401A2; EP0336401A3; CA1325053C

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は一定長のデータパケット列の経路割当を行うパ
ケット交換システムに関し、更に詳しくは、数ｂ　ｉ　
ｔ　／　ｓから数百Ｍ　ｂ　ｉ　ｔ　／　ｓまでの各種
のビット速度を有するマルチ・メディア情報の交換処理
に適した高速パケット交換システムに関する。

〔従来の技術〕

パケット交換システムについては、例えば、特開昭５９
−１３５９９４号公報にｒＴＤＭスイッチングシステム
」と題して述べられている。ここに示された交換機シス
テムでは、パケットはＮバイト（例えばＮ＝１６）の固
定長のデータ・ブロックであり、各パケットの最初の１
バイトは、多重化信号におけるパケットを区別するため
の多重論理番号を示し、それに引続く１５バイトが相手
局に転送すべき情報を担っている。

パケットの交換機の機能は、本質的には、情報とパケッ
ト多重論理番号とを運ぶ多重化信号の回線番号によって
識別される到来パケットの各々に対して新して識別を与
えることである。この新しい識別は、同種の二つの属性
、すなわち、バケツ）−（ｓ、ｉ）を、パケット（１，
ｉ）に変換することを意味する。ここで、Ｓは入ってく
る多重化信号の回線番号、ｉは見出し、ｔは出ていく多
重化信号の回線番号、ｊは新しい見出しを示す。

このパケット交換方式を第２図を参照して説明すると、
交換機に多重化口Ｍａ−ｍを介して入力される各パケッ
トＳ１は、第３図（ａ）に示すような形式をしている。

ここで、入力多重論理番号ＩＬは上述のｉに該当し、制
御情報ＣＴＬはパケットの内容誤りを検出するための検
査情報、あるいはパケットに施されるサービスの種類等
を示す情報であり、パケットによっては上記制御情報が
存在しない場合もありうる。データＤＡは相手局に転送
すべき情報を示す。

入力制御回路１ａ〜１ｍのうちの１つ（これを１３とす
る）がパケットを受信すると、この入力制御回路１ｓは
、受信パケットから入力多重論理番号ＩＬを取り出し、
このパケットが入力された多重化回線Ｓに割当てられた
番号を示す入力回線番号ＩＣと上記ＩＬとを対にして、
第３図（ｄ）に示す形式の信号Ｓ４をテーブル管理装置
２に送る。上記テーブル管理袋［２は、経路制御テーブ
ル２１とテーブルアクセス回路２２から構成され。

経路制御テーブル２１には、呼毎に、入力回線番号ＩＣ
と入力多重論理番号ＩＬから求められるアドレスＴＡに
、出力回線番号ＯＣと出力回線番号ＯＬの組が記憶され
ている。従来方式によれば。

これらの情報は、呼設定時に予め呼制御プロセッサ６に
より経路制御テーブル２１に書き込まれる。

テーブルアクセス回路２２は、入力制御ＩＳから送られ
た入力回線番号ＩＣと入力多重論理番号ＩＬとに基づい
て、パケットの属する呼の出力回線番号ＯＣと出力多重
論理番号ＯＬが存在する経路制御テーブル２１のアドレ
スＴＡを求め、上記経路制御テーブル２１から出力回線
番号ＯＣと出力多重論理番号ＯＬとを読み出し、これら
を入力制御回路ＩＳに送り返す。

出力回線番号ＯＣと出力多重論理番号ＯＬを受信した入
力制御回路ＩＳは、データＤＡにこれらの情報を付加し
、受信パケットに制御情報ＣＴＬが存在する場合にはそ
の内容を更新した後、受信パケットをパケットスイッチ
４に送り出す、パケットスイッチ４は、入力制御回路１
ｓからの受信パケットを上記新らたに付加された出力回
線番号と対応する出力制御回路５ｔ（５ａ〜５ｎ中の任
意の１つを示す）に送信する。出力制御回路５ｔではパ
ケットから出力回線番号○Ｃを除去し、第３図（Ｑ）に
示す形式のパケットＳ３として出力回線ａ′〜ｎ′の１
つに出力する。

〔発明が解決しようとするａｌｌｌＭ）上述した従来の
方式によれば、交換機と交換機との間、または端末と交
換機との間でのパケットの流量制御を行っていないため
、交換機に一時的に多数のパケットが到着し、これが交
換機内に保持できるパケット数を越えて幅幀状態となり
、処理量を超えた多数のパケットを廃棄せざるを得ない
という事象が成る確率で起る。

このような場合、交換機内のトラヒック制御手段で輻幀
の状態を正確に把握し、輻幀のレベルに応じた制御をす
る必要が生ずる。しかしながら、上記従来技術によれば
、入力制御回路１（１ａ〜１ｍ）、もしくは出力制御回
路５（５８〜５ｎ）を通過する呼別のパケット流量の測
定は可能であるけれども、交換機内部に存在するパケッ
ト数あるいは交換機内部で廃棄されたパケット数など、
輻幀状態を正確に把握するための情報を得ることはでき
ない。

すなわち、従来の方式では、交換機内部で過剰トラヒッ
クによる輻轢が生じ易いにもかかわらず、輻幀制御に必
要な情報を適確に得ることができないという問題がある
。

本発明の目的は、上記従来の問題点を解決し、交換機内
部の幅幀状態を正確に把握し、輻幀の回避あるいは速か
な輻幀解除ができるようにしたパケット交換機システム
を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため１本発明は、論理チャネルを設
定してパケット交換を行なうパケット交換機システムに
おいて、入力された各パケットに呼毎に計数した入力が
順序情報を付与すると共に該入力順序情報を記憶してお
き、パケットが出力される都度、該パケットに付与され
ている上記入力順序情報を該パケットの呼と対応した出
力順序情報として記憶し、これらの記憶された順序情報
に基づいて、交換機内の呼毎のパケット状態を判断する
ようにしたことを特徴とする。上記入力順序情報と出力
順序情報は、例えば、各入力パケットの入力多重論理番
号を出力多重論理番号に変換する際に参照されるテーブ
ル手段に記憶される。

更に詳述すると、本発明は、入力パケットが有する入力
多重論理番号と、該入力パケットの入力回線がもつ入力
回線番号とに基づいて変換テーブルを参照し、該パケッ
トを出力すべき回線番号と出力パケットに与えるべき出
力多重論理番号とを決定するようにしたパケット交換機
システムにおいて、上記変換テーブル上に、呼毎に設定
されるパケット入力順序番号と出力順序番号とを記憶し
ておき、パケットが入力された時、上記変換テーブルを
参照して、該パケットに出力回線番号と出力多重論理番
号と入力順序番号を与え、該パケットがスイッチ手段を
経て上記出力回線番号をもつ出力回線に出力される時、
該パケットが有する入力順序番号を上記変換テーブル上
の当該呼における出力順序番号として記憶するようにし
、上記変換テーブル上の入力順序番号と出力順序番号と
により、呼毎の交換機内残留パケット数を把握できるよ
うにしたことを特徴とする。

〔作用〕

本発明によれば、交換機内部の呼別のパケット数、交換
機内部での廃棄されたパケット数、更には、輻幀回避に
最も効果的な呼を判定でき、これにより呼毎の輻轢制御
が行なって、パケット交換遅延、パケット廃棄率を小さ
くすることができる。

例えば、交換機内に、バッファ機能を有する迂回路と、
上記変換テーブルの参照により特定の出力回線に対する
交換機内残留パケット数が所定の閾値を超えたことを検
出した時、上記変換テーブルの内容を変更する制御手段
とを設け、上記特定の出力回線に出力すべき入力パケッ
トが上記迂回路に一時的に蓄積されるように制御するこ
とにより、パケット廃棄率を小さくすることができる。

本発明は、上述した瞬時幅幀回避のための迂回動作の他
に、例えば、二重化されたパケット・スイッチの現用／
予備の切替時等に有効なパケットの順序を保証する手段
を容易に提供できる。

〔実施例〕

以下、本発明の１実施例を図面を参照して説明する。

第１図は本発明を適用したパケット交換機の１実施例を
示すブロック構成図であり、入力回線ａ〜ｍに入力され
るパケットは、従来と同様に第３図（ａ）に示す如く、
入力多重論理番号ＩＬと、制御情報ＣＴＬと、データＤ
Ａとから構成されているものとする。但し、パケットに
よっては、従来と同様、制御情報ＣＴＬが存在しない場
合もあり得る。また、出力回線ａ′〜ｎ′に出力される
パケットＳ３も、従来と同様に第３図（ｃ）に示す如く
、出力多重論理番号ＯＬと、制御情報ＣＴＬとデータＤ
Ａとから構成されているものとする。

第１図において、１ａ〜１ｍは人力制御回路であり、そ
れぞれ入力パケットからの入力多重論理番号ＩＬの読み
出し動作と、データＤＡへの出力回線番号ＯＣ２出力多
重論理番号ＯＬおよび交換機に入力された呼別のパケッ
ト数を示す情報である交換機内入力順序番号Ｉｓの付加
動作を行う。

２はテーブル管理装置であり、呼設定時に与えられた呼
別の出力回線番号ＯＣ９出力多重論理番号ＯＬ、交換機
内入力順序番号ＩＳおよび交換機から出力された呼別の
パケット数を示す情報である交換機内出力順序番号Ｏ８
を保持する経路制御テーブル２１と、テーブルアクセス
回路２２とから構成される。３はトラヒック管理装置で
あり、テーブル管理装置２から与えられた交換機内パケ
ット数と廃棄パケット数とに基づき交換機内部の幅幀状
態を評価し、その評価結果に基づき、テーブル管理装置
２に経路制御テーブル２１の内容変更等の指示を行う。

４はパケットスイッチであり。

入力制御回路１ａ〜１ｍからパケットデータＤＡに付し
て送られてくる出力回線番号ＯＣに基づいて、出力制御
回路５８〜５ｎの１つにパケットを転送する。出力制御
回路５８〜５ｎは、パケットスイッチ４から送られてき
た第３図（ｂ）のフォーマットをもつパケットＳ２から
交換機内順序番号ＳＮおよび経路制御テーブルアドレス
ＴＡを読み出し、これらを信号Ｓ７としてテーブル管理
装置２に送ると共に、上記パケットを第３回（ｃ）に示
す出力形骨をもつ信号Ｓ３に変換して出力口・ｍａ’〜
ｎ′に出力する。

次に、上記交換機の各部の動作について説明する。

交換機に第３図（ａ）に示すフォーマットでパケットＳ
１が到着すると、これを受信した入力制御回路１８〜１
ｍは、入力多重論理番号ＩＬを読み取り、これを入力回
線番号ＩＣと共に第３図（ｄ）の形式をもつ信号Ｓ４と
してテーブル管理装置２に送る。

上記入力制御回路１ａの詳細を第４図に示す。

入力多重化回線ａから直列に入力されたパケットは直並
列変換回路４０に入力され、並列データに変換された後
、レジスタ４１に送られる。レジスタ４１は、予め入力
多重化回線ａに割付けられた入力回線番号の値を保持す
るＩＣフィールドと。

直並列変換回路４０から入力されるＩＬ、ＣＴＬおよび
データＤＡをストアするためフィールドとからなる。レ
ジスタ４１の内容中、工ＣとＩＬは信号Ｓ４としてテー
ブル管理装置２に送出され、ＣＴＬとＤＡはレジスタ４
２に移されて、テーブル管理装置２から上記パケットと
対応する０Ｃ９ＯＬ、ＴＡおよびＩｓの値（信号８５）
が送られて来るまで保持される。これらの値がテーブル
管理装置からレジスタ４２に入力されると、レジスタ４
２の内容が出力レジスタ４３に転送される。

この時、ＣＴＬの値は制御情報更新回路４４によって更
新され、出力レジスタ４３には第３図（ｂ）に示すフォ
ーマットのパケットＳ２が得られ、これがパケットスイ
ッチ４への入力となる。本実施例では、経路制御テーブ
ル上の交換機内入力順序番号ＩＳと区別するため、入力
制御回路でパケットＳ２に付加したＩＳを交換機内順序
番号ＳＮと呼ぶことにする。

第５図は、テーブル管理装置２が備える経路制御テーブ
ル２１の構成を示す。経路制御テーブル２１は１図に示
す如く、出力回線番号ｏＣ２出力多重論理番号ＯＬ、交
換機内入力順序番号Ｉｓおよび交換機内出力順序番号Ｏ
８からなる。交換機内入力順序番号Ｉｓは、呼が設定さ
れた時点で初期値「０」に設定され、当該呼に属するパ
ケットの到着が通知されて交換機入力順序番号ＩＣの値
が読み出される毎に１ずつ増加される。つまり、交換機
内入力順序番号Ｉｓは、呼が設定されてから当該交換機
に入力された当該呼に属するノ（ケラト数を示す。一方
、交換機内出力順序番号Ｏ８は。

呼が設定されたとき初期値ｒＯＪに設定され、当該呼に
属するパケットが交換機からの出力されたことが通知さ
れる毎に、当該バケツ１−の持つ交換機内順序番号ＳＮ
の値に１だけ加えた値に書き替えられる。つまり、交換
機内出力順序番号Ｏ８は、各呼ごとに、当該交換機に入
力されたパケットのうち何番目のパケットまでが既に処
理済み（当該交換機に存在しない）かを示す。この場合
「処理済み」、あるいは「交換機内部に存在しない」と
は、パケットが交換機から出力回線に実際に出力された
か、あるいは交換機内部で廃棄されたことを意味する。

交換機内入力順序番号ＩＳ、および交換機内出力順序番
号Ｏ８の値が経路制御テーブル２１の保持部に記録でき
る値を越える場合には、保持できる最−大値を法とする
剰余系によって記録する。これによって、交換機内部に
存在する呼別のパケット数が当該最大値よりも小さけれ
ば、交換機内入力順序番号ＩＳと交換機内出力順序番号
Ｏ８を用いた変換によって、交換機内部に存在するパケ
ット数を算出できる。

テーブル管理装置２に信号Ｓ４として送られた入力順序
番号ＩＣと入力多重論理番号ＩＬは、第７図で後述する
テーブルアクセス回路２２中のアドレス変換回路８６に
入力され、そのパケットが属する呼の情報が保持されて
いる経路制御テーブル２１のアドレスＴＡに変換される
。このアドレスによって経路制御テーブル２１がアクセ
スされ、出力回線番号ＯＣ９出力多重論理番号ＯＬおよ
び交換機内入力順序番号■Ｓが読み出され、これらはテ
ーブルアドレスＴＡと共に第３図（ｅ）に示す信号Ｓ５
として入力制御回路１に送られる。経路制御テーブル中
の交換機内入力順序番号ＩＳは。

上記読み出し動作の後、１だけ増加させる。このように
入力順序番号ＩＳの更新を読み出し動作後に行なう理由
は、パケットが入力制御回路１に滞在する時間を短縮し
、交換機で生じる信号遅延を短縮させるためである。

入力制御回路１ａ〜１ｍからパケットスイッチ４に送り
込まれたパケットは、出力回線番号ＯＣと対応する出力
制御回路５８〜５ｎの１つに送られる。この場合、パケ
ットスィッチ４内部の輻輔等に起因してパケットが廃棄
されることもある。

第６図に出力制御回路５ａの構成を示す。パケットスイ
ッチ４から入力されたパケットＳ２は、レジスタ６０に
保持される。レジスタ６０の内容のうち−ＴＡとＳＮは
信号Ｓ７としてテーブル管理装置２に送られる。また、
ＯＬ、ＣＴＬ、ＤＡは並直列変換回路６１に転送され、
第３図（ｃ）の形式の信号Ｓ３として、スイッチ出力端
子から直列に出力多重化回線に送り出される。

出力制御回路５から信号Ｓ７（テーブルアドレスＴＡと
変換機内順序番号ＳＮ）を受は取ったテーブル管理装置
２は、上記テーブルアドレス１′Ａに基づいて経路制御
テーブル２１をアクセスし。

該当レコードの交換機内入力順序番号ＩＳと交換機内出
力順序番号Ｏ８を読み出す、交換機内入力順序番号ＩＳ
は、呼設定が行なわれてから今回の読み出し時点までの
間に当該交換機に入力された呼別のパケット数を示して
いる。また、交換機内出力順序番号Ｏ８は、既に出力処
理または廃棄処理されて当該交換機に存在しなくなった
呼別のパケット数を示す、従って交換機内入力順序番号
ＩＳと交換機内出力順序番号Ｏ８との差は、交換機内部
に存在する当該呼に属するパケット数、または廃棄がま
だ確認されていないパケット数を示す。尚、上記交換機
内入力順序番号ＩＳと交換機内出力順序番号Ｏ８とがＭ
と法とする剰余系で表わされている場合、交換機内に存
在するパケット数がＭ以下であれば、交換機内入力順序
番号■Ｓが交換機内出力順序番号Ｏ８よりも大きい時、
または等しい時に両者の差が交換機内部に存在する呼別
のパケット数を表し、交換機内入力順序番号ＩＳが交換
機内出力順序番号Ｏ８より小さい場合には、その差（負
数）にＭを加えた値が交換機内部に存在する呼別のパケ
ット数を表わすことになる。

本実施例では、上記交換機内出力順序番号Ｏ８の値は、
呼設定からテーブル・アクセス時点マチに当該交換機か
ら実際に出力されたパケット数に１を加えた値となって
いる。つまり、上記Ｏ８の値は正常状態で出力回路に次
に到着すべきパケットが有する交換機内順序番号ＳＮの
値となっている２従って、出力回路に到着したパケット
がもつ交換機内順序番号ＳＮとテーブル２１上の交換機
内出力順序番号Ｏ８とが一致しない場合、両者の差は、
当該パケットと同じ呼に属する先行パケットの１つが出
力制御回路５に到着してから現時点までの間にパケット
スイッチ４内で廃棄された当該パケットと同一の呼に属
するパケットの数を示すことになる。

第７図は、テーブルアクセス回路２２の１実施例を示す
、８０は経路制御テーブル２１から読み出したデータの
入力レジスタ、８１は経路制御テーブルへの出力レジス
タ、８２は入力制御回路１８〜１ｍからの信号Ｓ４が入
力されるレジスタ。

８３はトラヒック管理装置３からの信号Ｓ９および呼制
御プロセッサ６からの信号ＳＩＯを入力するだめのレジ
スタ、８４は出力制御回路５８〜５ｎからの信号Ｓ７が
入力されるレジスタである。

また、８５はレジスタ８２〜８４への入力に応答してセ
レクタ（ＳＥＬ）９１ａ〜９３の制御を行うセレクタ制
御回路、８６はレジスタ８２に入力されたＩＣとＩＬか
ら経路制御テーブルのアドレスＴＡを生成するアドレス
変換回路、８７は呼別の交換機内パケット数を算出する
ための減算器、８８は呼別の交換機廃棄パケット数を算
出するための減算器、８９はＩＳの値を更新するための
加算器、９０はＯ８の値を更新するための加算器である
。また、９１ａ〜９１ｃ、９２ａ、９２ｂ。

９３は、それぞれセレクタ制御回路８５からの制御信号
に応じて、複数の入力のうちの１つを選択して出力する
セレクタである。９４ａ、９４ｂはそれぞれ信号Ｓ７．
Ｓ９が入力されたとき、減算器８８の出力である交換機
内パケット数を比較器１９３、　トラヒック管理装置３
に出力するゲート回路である。

入力制御回路１ａ〜１ｍから入力回ａ番号ＩＣと入力多
重論理番号ＩＬが信号Ｓ４としてレジスタ８２に入力さ
れると、これらのデータはアドレス変換回路８６に送ら
れ、経路制御テーブル２１のアドレスＴＡに変換される
。アドレス変換回路８６は１例えば連想メモリ、あるい
はハツシュ関数を用いたソフトウェアで構成できる。ア
ドレスＴＡはセレクタ９３を介して出力レジスタ８１の
ＴＡフィールドに入力され、経路制御テーブル２１内の
アドレスＴＡに記憶されている内容がレジスタ８０のＯ
Ｃ〜ＯＳフィールドに読み出される。また、上記レジス
タ８０のＴＡフィールドには、アドレスＴＡの値が書き
込まれる。レジスタ８０の内容は上記信号Ｓ４を発生し
た入力制御回路に信号Ｓ５として送られる。また、レジ
スタ８０に読出された内容のうち、’１”Ａ、ＱＣ，Ｏ
Ｌ。

Ｏ８の値はそのまま、ＩＳの値が加算器８９で１だけ増
加されて、レジスタ８１にセットされ、該レジスタ８１
を介して経路制御テーブル２１に書込まれる。

レジスタ８４に出力制御回路５８〜５ｎからＴＡ、ＳＮ
が入力されると、ＴＡの値がレジスタ８１のＴＡフィー
ルドにセットされ、経路制御テーブルのアドレスＴＡの
記憶内容がレジスタ８０に読み出される。この場合、Ｔ
Ａ、ＱＣ，ＯＬおよびＩＳの値がそのままレジスタ８１
にセットされ、ＳＮの値を１だけ増加させた値がレジス
タ８１のＯＳフィールドにセットされ、経路制御テーブ
ル２１に書込まれる。また、減算器８７がＩｓとＯ８の
差を算出し、これを当該呼の交換機内パケット数として
トラヒック管理装置３に送る。

一方、減算器８８においてＳＮとＯ８との差が算出され
、これが当該呼の廃棄パケット数としてトラヒック管理
装置に送られる。

トラヒック管理装置３、または呼制御プロセッサ６から
レジスタ８３にＩＣ，ＩＬ、ＱＣ，ＯＬが入力されると
、ＩＣ，ＩＬはアドレス変換回路８６によって経路制御
テーブルのアドレスＴＡに変換され、レジスタ８１のＴ
Ａフィールドにセットされる。また、ＱＣ，ＯＬはそれ
ぞれレジスタ８１のＱＣ，ＯＬフィールドに入力され、
レジスタ８１のＩＳ、ＯＳフィールドには初期値Ｏが設
定され、経路制御テーブルのアドレスＴＡにレジスタ８
１の内容が書き込まれる。これによって、経路制御テー
ブルへの呼の設定と内容変更が行われる。

トラヒック管理装置３は、交換機内部に存在する呼別の
パケット数、交換機内部で廃棄された呼別のパケット数
をテーブル管理装置２から収集し。

幅轢と判断した場合、パケットスイッチ４による交換規
則（ルーティング）の変更、経路制御テーブル２１の変
更、呼受付規準の変更、隣接交換機への通知、送信端末
への通知等の輻輪回避、もしくは緩和のための制御を行
う。

以上説明した第１図の実施例ではテーブル管理装置２が
１個の場合であったが９本発明は複数のテーブル管理装
置を備えるシステム構成にも適用することができる。第
８図はその１例を示した図であり、入力制御回路１８〜
１ｍに対応して複数のテーブル管理装置２８〜２ｍを設
け、各テーブル管理装置がそれと対をなす１つの入力制
御回路に入力されるパケットの処理を行うようにしてい
る。尚、他の変形例として、複数のテーブル管理装置を
設け、各テーブル管理装置が複数の入力制御回路を管理
するシステム構成を採用することも可能である。第８図
のシステムにおいて、交換機に入力されたパケットが入
力制御回路でヘッダの更新を受け、パケットスイッチ４
ａを介して出力制御回路に送られるまでの動作は、第１
図の場合と基本的に同一である。この実施例では、出力
制御回路から出力されたＴＡとＳＮとからなる信号Ｓ７
をパケットスイッチ４ｂに入力し、ＴＡの値に基づいて
、対応するテーブル管理装置に入力するようにしている
。また、トラヒック管理装置３と呼制御プロセッサ６が
上記複数のテーブル管理装置２ａ〜２ｍを集中的に管理
するようにしている。かかる構成を採用することにより
、テーブル管理装置への負荷を分散でき、処理を高速化
できる。

第９図は、本発明による高速パケット交換機の動作の１
例をステップ（ｉ）〜（ｘｉ）により時系列的に示した
図である０図の左側は入力制御回路１゜出力制御回路５
およびテーブル管理装置２の間で転送されるヘッダ情報
の内容を示し、図の右側は経路制御テーブルの内容を示
す。

いずれかの入力制御回路に、図示しないデータ部ＤＡと
共に入力多重論理番号ＩＬを有するパケットが入力され
ると（ステップｉ）、ＩＬが当該入力制御回路に割り当
てられた入力回線番号ＩＣと共にテーブル管理装！１２
に送られ、経路制御テーブル２１のアドレスＴＡに変換
され、経路制御テーブルから読出されたＱＣ，ＯＬ、Ｉ
ＳがアドレスＴＡと共に入力制御回路に送られ、パケッ
トＳ２が形成される（スイツプ五〜ｔｉｔ）　、パケッ
トＳ２はスイッチ４に入力され、ＯＣによって指定され
る出力制御回路にパケットＳ２’　として出力される。

このパケットが出力制御回路に到着すると、ＴＡ、ＳＮ
の値がテーブル管理装置に送られ、経路制御テーブル中
のアドレスＴＡにあるレコードのＯ８部の内容がＳＮを
１だけ増加させた値に書き替えられる（ステップ短）、
そして、出力多重論理番号ＯＬをもつパケットＳ３が出
力回線出力される（ステップＶ）。

今、１例としてＩＣ＝３．ＩＬ＝７の呼が０Ｃ＝５，０
Ｌ＝４に交換され、その情報レコードが経路制御テーブ
ル中のアドレス９に格納されていると仮定する。当該呼
の最初のパケットが到着したとき、経路制御テーブルの
内容はステップ■のようになっている。この場合、Ｉ　
Ｓ＝Ｏのヘッダ情報がテーブル管理装置２から入力制御
回路に送ら才し、経路制御テーブルのＩＳは１になる（
ステップｖｉｉ）、この時点での経路制御テーブル上の
ＩＳとＯ８の値の差は１であり、これが交換機内に存在
する当該呼に属するパケット数を示す。上記パケットが
出力回線に出力されるまでの間に当該呼に属する後続の
パケットが到着しなかった場合、上記パケットが出力さ
れた時点での経路制御テーブルの内容はステップ幅のよ
うになる。その後、当該呼に属するパケットが２個連続
的に到着した場合（ステップ汰とＸｌ）、経路制御テー
ブルの内容はステップＸウステップ対のようになり。

ステップ。の時点では［ＩＳｉ　−［０５］　＝２であ
るから、網内に２個のパケットが存在することがわかる
。ここで、もしステップ祝で入力された５Ｎ＝１のパケ
ットが廃棄されたと仮定すると。

５Ｎ＝２のパケットを出力する時点での経路制御テーブ
ルの情報レコードはステップ社のようになっており、Ｓ
ＮとＯ８差は１であるから、１個のパケットが廃棄され
たことがわかる。５Ｎ＝１のパケットの出力が終了する
と、経路制御テーブルの内容はステップｘｉのように更
新され、交換機内には当該呼に属するパケットが全く存
在しないことがわかる。

本発明によれば、経路制御テーブル上に記憶しである出
力順序番号Ｏ８の値は、当該呼のパケットが出力される
都度更新され、その値は上記出力パケットが交換機に入
力された時に与えられた順序番号１ｓ（＝ＳＮ）に基づ
いて更新されているため、このＯ８値と、経路制御テー
ブル上に記憶しである次の入力パケットに付すべき入力
順序番号ＩＳの値を比較することにより、交換機内でパ
ケットの廃棄の有無にかかわらず機内の呼毎の残留パケ
ット数を正確に把握できる。

次に本発明の他の実施例として、パケットスイッチが’
ｍｓしてもパケット紛失あるいは廃棄が少なくなるよう
に改良されて、バッファメモリ付の迂回路を有するパケ
ット交換システムについて説明する。

第１０図は上記迂回路を設けたパケット交換システムの
１実施例を示し、入力制御回路１ａ〜１ｍ、出力制御回
路５８〜５ｎ、テーブル管理装［２，トラヒック管理装
置３．パケット・スイッチ４．呼制御プロセッサ６は第
１図で説明したものと同様である。

この実施例では、第１図の出力制御回路５ｎと入力制御
回路１ｍとの間に、バッファメモリ１２０と、該バッフ
ァメモリのための入力制御回路１ｘ、および出力制御回
路５ｘからなる迂回路を設けたことを特徴とする。

この構成において、特定の出力制御回路、例えば５ａに
出力パケットが瞬時的に集中するような輻精が生じた場
合を仮定する。トラヒック管理装置３は、経路制御テー
ブル２１上の各情報レコードをチエツクし、出力制御回
路毎に、それを利用する呼接続におけるＩＳとＯ８との
差を監視しており、パケット・スイッチ４の中で出力制
御回路５ａに出力すべきパケットの数が成る規定値（第
１閾値）を超えたことを検出すると、トラヒック管理装
置３は、経路制御テーブルを書き替えることにより、出
力制御回路５ａを通る呼接続の一部、例えば交換遅延の
変動が許容できる種別の呼の情報レコードを出力制御回
路５ｎを通るように変更する。この接続替えにより、出
力制御回路５ａに向っていたパケットは出力制御回路５
ｎへ向い、入力制御回路１ｘを経てバッファメモリ１２
０に順次に蓄積され出力待ちの状態となる。

トラヒック管理装置３は、上記出力制御回路５ａへ向う
パケット・トラヒックを監視し、当該呼に属する迂回前
のパケットが全て出力されたこと、及びパケット・スイ
ッチ４の中で待合わせ状態となっているパケット数が減
少して、バッファメモリ１２０における出力待ち解除の
条件となる規定値（第２閾値）を下まわったことを検出
すると入力制御回路１ｍと出力制御回路５ａとを接続し
、さきにバッファ・メモリ１２２に蓄積したパケットを
、出力制御回路５Ｘ、入力制御回路１ｍ。

パケット・スイッチ４を介して出力制御回路５ａへ出力
する。このようにパケットを一時的に迂回させることに
より、パケット・スイッチ４の１部の出力端子にトラヒ
ックが瞬時的に集中する様な輻轢時に、パケット・スイ
ッチ４の中の待ち行列が制限長を超えてパケットが紛失
するのを防ぐことができる。このように−時的に迂回動
作を組み込んだ場合でも、パケット交換システムは、各
呼毎にパケットの入力順序と同じ順序で交換システムか
らパケットが出力されることを保証していなければなら
ない０本発明では、各パケットの交換機内入力順序番号
ＩＳ、交換機内順序番号ＳＮ、および交換機内出力番号
Ｏ８を以下の如く管理することにより、この順序性を保
証している。

今、便宜上、入力制御回路１ａ、１ｍ、ｌｘの入力回線
番号をそれぞれＩｃ　＋　Ｉｃｅ＋　Ｉａとし、出力制
御回路５ａ、５ｎ、５ｘの出力回線番号とこれに対応す
る出力多重論理番号を、それぞれ（ＯＣ＊　ＯＬ　）　
、（ＯＣＲ１ＯＬＢＩ）　＋　　（ＯＢ　＋０ＬＢＯ）
と定義し、第１０図に示す如く、上記各入力制御回路１
ａ〜１ｘと出力制御回路５ａ〜５ｘの入出力信号を、５
Ｌ（ａ）〜５５（ｘ）の如く表記するものとする。

上記入力制御回路１ａに、本来なら出力制御回路５ａに
送出すべき宛先をもつパケット５Ｌ（ａ）が入力された
時、この出力制御回路５ａが他のトラヒックのために塞
がれており、上記入力パケットをバッファメモリ１２０
に１時的に蓄積しておく必要が生じた場合、本発明では
、第１１＠に示す如く、入力制御回路１ａからの出力信
号５４（ａ）に応答してテーブルアクセス回路２２がア
クセスするアドレスＴＡの経路制御テーブルのレコード
２１Ａの出力回線番号と出力多重論理番号を、本来の値
である（ＱＣ，ＯＬ）から（ＯＣＲ。

０Ｌａｔ）に変更しておく、この変更によって、第１１
図のステップ（ｉ）〜（Ｖ）に示す如く、入力制御回路
１ａからスイッチ４に入力されるパケット５２（ａ）は
、ヘッダ部に出力制御回路５ｎを指す出力回線番号ＯＣ
ａと出力多重論理番号ＯＬａ＋が与えられ（ステップｍ
）、パケット・スイッチ４を経て出力制御回路５ｎに入
力され（ステップｉｖ）、多重論理番号ＯＬＢ＋をもつ
バケツｌ”５３（ｎ）とし“Ｃ出力制御回路５ｎから出
力される（ステップＶ）。

上記出力制御回路５ｎの出力パケット８３（ｎ）は、入
力制御回路１ｘに入力される。

上記入力制御回路１ｘがパケット８３（ｎ）を受けた時
にアクセスされる経路制御テーブル上のレコード、即ち
、入力回線番号ＩＢと入力パケット５３（ｎ）がもつ多
重論理番号０Ｌｓｒとの組み合せで決まるアドレスＴＡ
Ｂをもつレコード２１Ａａは、第１１図のステップ（ｖ
ｉ）に示す内容となっている。入力制御回路１ｘからの
信号５４（ｘ）に応答゛して、テーブル管理装置から信
号８５（ｘ）で示されるデータが出力されると、入力制
御回路ｌｘはステップ（煽）に示す内容のヘッダをもつ
パケット５２（ｘ）を出力する。このパケットはバッフ
ァメモリ１２０に一時的に蓄積され、その後、出力制御
の幅幀が解消したときトラヒック管理装置３からの指令
によって読み出され、信号Ｓ２’（ｘ）として出力制御
回路５ｘに入力される（ステップｖｉｉ）。これによっ
て、出力制御回路５ｘから、論理番号０Ｌｎｏをヘッダ
部にもつパケット５３（Ｘ）が出力され、入力制御回路
１ｍに人力される（ステップｉｘ）　。

トラヒック管理装置３は、上記バッファメモリ１２０か
らのパケットの読出しに先立って、入力制御回路１ｍの
人力回線番号ＩＣｓと論理番号○Ｌａｏとの組み合せで
決まるアドレスＴＡＲをもつ制御テーブル上のレコード
２１ＡＲに、第１１図のステップ（Ｘ）に示す内容を設
定しておく。

即ち、レコード２１ＡＲの出力回線番号と出力多重論理
番には、本来、レコード２１Ａが保持すべきＯＣとＯＬ
がセットされる。パケット５３（ｘ）が入力制御回路１
ｍに入力されると、信号Ｓ４（ｍ）に応答して上記レコ
ード２１ＡＲが参照され（ステップｘ）、この結果、Ｏ
ＣとＯＬとをヘッダ部に含むパケットＳ２（ｍ）がスイ
ッチ４に入力される（ステップＸｉ）、パケット・スイ
ッチ４は、上記入力パケットＳ２（ｍ）を出力制御回路
５ａに与え（ステップ元）、出力制御回路５ａから論理
多重番号ＯＬをもつパケット５３（ａ）が出力される。

以上の実施例では、ＯＣｎとＩＢとに対応する出力ある
いは入力多重論理番号を共に０ＬＢＩ　とし、ＯＢとＩ
Ｃａとに対応する出力あるいは入力多重論理番号を共に
０Ｌｓｏとしたが、例えばパケット・スイッチ４の出力
制御回路５ｎとバッファ・メモリの入力制御回路１ｘ、
およびバッファメモリの出力制御回路５ｘとパケット・
スイッチの入力制御回路１ｍとが１対１に対応しない場
合には、ＩＢおよびＩＣＢにそれぞれ割当てられた呼毎
に、ＯＬＢ＋および０ＬＢＯと異なる多重論理番号を与
えることも可能である。

第１０図に示した迂回路を設けたパケット交換システム
において、−度迂回させた呼接続を迂回前の接続にもど
す場合、パケット・スイッチ４、メモリ１２０中にその
呼に属するパケットが残っている状態で接続替えを行な
うと、迂回路中に残さ九たパケットは、接続替え後にパ
ケット・スイッチ４に入力された当該呼に属する後続パ
ケットより遅れてパケット・スイッチの出力制御回路に
到着し、パケットの出力順序が入力時とは異なってしま
う可能性がある。これを防ぐためには、第１１図中のＩ
ＳとＯ３，ＩＳｅとＯ８ｓ、およびＩＳＲとＯ８Ｒがそ
れぞれ等しくなったことを確認してから接続替えを行な
えばよい２この条件が整った時点では、迂回路の構成要
素であるスイッチおよびバッファメモリ内にその呼接続
に属するパケットは残留していないので、前記パケット
順序の乱れを回避できる。

次に第１０図におけるバッファメモリ１２０の構成と動
作の１例を第１２図、第１３図を用いて説明する。

バッファ・メモリへの入力パケットは、バッファ入力制
御回路ｌｘを経て、入力レジスタ１４０へ入力される。

バッファメモリは、パケット交換システムの出力端子に
対応した数のメモリブロック１４２８〜１４２ｎに分割
されており、入力レジスタ１４０に書き込まれた入力パ
ケットデータおよび○Ｂは、上記メモリ・ブロック１４
２ａ〜１４２ｎのいずれかに傅き込まれる。入力レジス
タ１４０の内容を書込むべきメモリブロックの選択は、
入力パケットに含まれるバッファメモリ出力制御回路番
号ＯＢを書込イネーブルデコーダ（ＷＥＤＥＣ）１４１
でデコードして得られる選択信号ＷＥにより行なわれる
。出力制御回路（第１０図の５ｘ）は、ハードウェアと
しては単一回路であっても論理的には複数の値を付与可
能な構成とする。本実施例では交換システムの出力制御
回路番号ＯＣと一致しているが、−殻内には必ずしも一
致させなくともよい。

上記バッファメモリからの読み出しは、トラヒック管理
装置３が、パケット交換システムの出力回路別の出力ト
ラヒック待合状態を監視し、輻稜が解消した出力端子を
宛先に持つパケットの読み出しを指示するために、信号
線１５０を介して前記バッファメモリ出力制御回路番号
ＯＢをレジスタ１４５へ書き込む、上記出力制御回路番
号ＯＢは読出イネーブルデコーダ（ＲＥＯＥＣ）１４６
でデコードされ、デコード結果ＲＥに応じてメモリ・ブ
ロック１４２ａ〜１４２ｎのいずれか読み出し可能とな
る。メモリ・ブロックからの読出しデータＲＤは出力レ
ジスタ１４７を介してバッファ出力制御回路５ｘへ出力
される。

各メモリ・ブロックへのデータの書き込み、および読み
出しのためのアドレスＷＡおよびＲＡの指定は、それぞ
れメモリブロック毎に設けられた書き込みアドレス・カ
ウンタ（ＷＣＮＴ）　１４３　ａ〜１４３ｎ、および読
み出しアドレス・カウンタ（ＲＣＮＴ）１４４ａ〜１４
４ｎによって行なわれる。これらのカウンタから出力さ
れるアドレスＷＡおよびＲＡは、第１３図で後述するよ
うにアドレス管理回路１４８において監視され、バッフ
ァメモリの状況がアドレス管理情報１４９として、トラ
ヒック管理装置３に通知され、パケット交換システム全
体としてのパケット・トラヒック制御に利用される。

書き込みアドレスカウンタ１４３ａ〜１４３ｎ、および
読み出しアドレスカウンタ１４４ａ〜１４４ｎは、初期
状態において全て零クリヤされ（リセット制＃線は図示
せず）、パケットの書き込み、あるいは読み出しの都度
、それぞれ対応するカウンタがデータ長に応じた一定ア
ドレス数ずつカウント・アップ動作する。

カウンタのアドレス値がメモリ・ブロックの最大アドレ
ス値に達するとカウンタ・オーバフロー・ビット（ＯＶ
Ｆ）がセットされ、アドレス値が零に戻る。書き込みカ
ウンタは、ＯＶＦがセットされた後も、それまでと同様
のカウント・アップ動作を続ける。読み出しカウンタの
オーバフロービット（ＯＶＦ）がセットされると、それ
によって書き込みカウンタおよび読み出しカウンタ自身
のオーバフロービットがリセットされ、読み出しカウン
タはそのままカウント・アップ動作を続ける。

上記書き込みカウンタおよび読み出しカウンタのカウン
ト値とオーバーフローピッｌ−の状態により、アドレス
管理回路１４８は、メモリ・ブロックが第１３図の（Ａ
）または（Ｂ）のいずれの使用状況にあるかを把握がで
きる。

第１４図は、書き込みカウンタの値（ＷＣＮＴ）と、読
み出しカウンタの値（ＲＣＮＴ）と、各カウンタのオー
バーフローとによるメモリ・ブロックの状態判断結果を
示す、尚、図において、（Ｗ　ＣＮ　Ｔ　）ｃと（ＲＣ
Ｎ　Ｔ　）ｃは、上記各カウンタの最大値に対する補数
を示す。

アドレス管理回路１４８が、このメモリ・ブロック使用
状況をトラヒック管理装置３に報知することにより、ト
ラヒック管理装置はパケット交換システム全体のトラヒ
ック管理を適切に行なうことが可能となる。

トラヒック管理装置３による幅幀判定と迂回処理を第１
５図から第２１ｃ図を用いて説明する。

第１５図はトラヒック管理装置の１実施例を示す図であ
る。空きアドレス管理テーブル１５２は、迂回させられ
る呼を管理するために与える経路制御テーブル２１の空
きアドレス登録用のテーブルである。使用アドレス管理
テーブル１５３は、現在使用中の経路制御テーブル２１
のアドレスＴ　Ａと、呼の状態とを管理するためのテー
ブルである。

また、パケット数管理テーブル１５４は、モニタする出
力回線別の交換機内パケット数を記憶するためのテーブ
ルである。プロセッサ１５１は、空きアドレス管理テー
ブル１５２．使用アドレス管理テーブル１５３およびパ
ケット数管理テーブル１５４の操作と、テーブル管理装
置２および呼制御プロセッサ６との情報の交換を行う。

空きアドレス管理テーブル１５２の構成を第１６図に示
す、テーブルの各欄は、第１０図に示される迂回路の入
力制御回路１ａ、・・・、１ｍ。

１ｘに対応して１個ずつ設けられ、未使用の経路制御テ
ーブルのアドレスが登録される。輻轢が発生した場合、
プロセッサ１５１は、迂回対象の呼が通過する入力制御
回路と対応する空きアドレス管理テーブル１５２の欄か
ら空きアドレスを取り出し、後述する迂回呼用の経路制
御テーブル２１に登録すると共に、後述するアドレス分
配通知を行なう。

使用アドレス管理テーブル１５３の構成を第１７図に示
す、テーブルの各欄は、各入力制御回路１に入力される
呼に対して１個ずつ設けられる。

テーブルアドレスＴＡは、当該側に対応する呼が登録さ
れている経路制御テーブルのアドレスを示し、出力回線
番号ＯＣは当該呼に属するパケットが出力される出力回
線番号、迂回呼フラグＦＬＣは迂回された呼を示すフラ
グであり、迂回実行後、「ＯＮ」に設定され、迂回路か
ら元の経路に復帰するとｒｏＦＦＪに設定される。出力
許可呼フラグＦＯＰは、迂回が実行された呼に属するパ
ケットの順序性を保存することを目的としたフラグであ
り、迂回以前に入力された当該呼に属するパケットが全
て出力されると、ｒＯＮＪに設定される。

パケット数管理テーブル１５４の構成を第１８図に示す
、テーブルの各欄は出力回線に対して１個ずつ設けられ
る。パケット数ＮＯＰは、プロセッサ１５１により収集
された呼別のパケット数を出力回線別に集計し、記憶す
るための領域である。

迂回回線フラグＰＬＯは迂回対象の出力回線を示し、パ
ケット数ＮＯＰが予め設定された第１の閾値（Ｔ１）を
越えた場合に「ＯＮ」に設定される。

出力許可回線フラグＦＯＥは迂回後バッファメモリ１２
０からの出力を許可された回線を示し、迂回回線フラグ
ＰＬＯがＯＮの出力回線の中で、パケット数ＮＯＰがあ
らかじめ設定された第３の閾値（Ｔ３）以下である場合
、「ＯＮ」に設定される。迂回待ち呼テーブルアドレス
登録領域ＲＷＬは、当該出力回線に出力される呼の中で
、交換機内パケット数（ＮＣＰ）が予め設定された第２
の閾値（Ｔ２）を越えた呼で、迂回処理が行われていな
い呼のテーブルアドレスが登録される領域である。出力
許可呼テーブルアドレス登録領域ＲＰＴは、当該出力回
線に出力される迂回呼の中で出力許可フラグＦＯＰが「
ＯＮ」に設定されている呼・のテーブルアドレスが登録
される領域である。出力不許可呼テーブルアドレス登録
領域ＲＮＴは、当該出力回線に出力される迂回呼の中で
、出力許可フラグがｒｏＮＪに設定されていない呼のテ
ーブルアドレスが襞録される領域である。

第１９図は本実施例におけるテーブル管理装置２の構成
を示す、スイッチ内経路制御テーブル２１ａは迂回処理
が行われていない呼を管理するテーブルであり、テーブ
ルアクセス回路２２ａにより管理される。バッファ行き
経路制御テーブル２１ｂは迂回処理が行われている呼の
入力制御回路から出力制御回路５ｎへの経路の状態を管
理するテーブルであり、テアプルアクセス回路２２ｂに
より管理される。バッファ内経路制御テーブル２１ｃ、
出力回線行き経路制御テーブル２１ｄはそれぞれ、迂回
処理が行われている呼のバッファメモリ１２０内の状態
、入力制御回路１ｍから目的の出力制御回路への経路の
状態を管理するテーブルであり、それぞれテーブルアク
セス回路２２Ｃ。

２２ｄにより管理される。比較器１９３ｂ。

１９３ｃ、１９３ｄはテーブルアクセス回路２２ｂ。

２２ｃ、２２ｄから通知される迂回路に属するスイッチ
内パケット数ＮＣＰと零とを比較し、等しいとき、真（
”　１　”　）の状態となる。ＡＮＤ回路１９２はテー
ブルアクセス回路２２ｂ、２２ｃ。

２２ｄでチエツクされるスイッチ内パケット数が全て零
のとき真となる。

アドレス分配装置１９１はテーブル管理装置２に入力さ
れる信号Ｓ４．Ｓ７．Ｓ９を、信号に含まれるテーブル
アドレス情報により対応するテーブルアクセス回路に分
配し、また、テーブルアクセス回路２２ａ、２２ｂ、２
２ｃおよび２２ｄから出力される信号Ｓ５ａ、Ｓ５ｂ、
Ｓ５ｃおよびＳ５ｄの中から１個、５ｌｌａ、５ｌｌｂ
。

５ｌｌｃおよび５ｌｉｄの中から１個を選択して。

それぞれ入力制御回路、トラヒック管理装置；３に出力
する。

第２０図は、上記アドレス分配回路１９１の１実施例を
示す、セレクタ２０１，２０２は、それぞれ入力線から
入力されるアクティブな信号を選択して出力させる選択
回路である。テーブル管理装置２で更新され、出力され
る信号８５．Ｓｌｌはセレクタ２０１，２０２の入力に
おいて１時に１個であるから、セレクタ２０１，２０２
は入力されるアクティブな信号をスルーさせることで実
現できる。

アドレスデコーダ２０６，２０７，２０８は、それぞれ
信号Ｓ４．Ｓ９，３７に含まれるテーブルアドレス情報
を受は取り、当該信号が４個のテーブルアクセス回路２
２ａ、２２ｂ、２２ｃ。

２２ｄのいずれかに送られるかを判定し、結果をそれぞ
れ分配回路２０３，２０４，２０５に通知する。上記判
定はトラヒック管理装置３から通知される迂回呼用経路
制御テーブルアドレスに基づいて行なわれる。分配回路
２０３，２０４は、それぞれアドレスデコーダ２０６，
２０７から通知された結果に基づき、当該信号を送られ
るべきテーブルアクセス回路に送出する。分配回路２０
５は、アドレスデコーダ２０８から通知された結果に基
づき、テーブルアクセス回路２２ａに送られるべき信号
Ｓ７をＳ７ａに、そしてテーブルアクセス回路２２ｂ、
２２ｃ、２２ｄに送られるべき信号Ｓ７をコピー回路２
０９に送出する。コピー回路２０９は、入力された信号
の中でテーブルアクセス回路２１ｂ、２１ｃに送られる
ものをそれぞれＳ７ｂ、Ｓ７ｃに出力する。テーブルア
クセス回路２１ｄに送られる信号がコピー回路２０９に
入力されると、当該信号がＳ７ｄに出力されると共に、
当該信号に対応する迂回呼の管理情報が登録されている
バッファ行き経路制御テーブル２１ｂとバッファ内経路
制御テーブル２１ｃとのアドレスを生成し、それぞれＳ
７ｂとＳ７ｃに出力する。このとき、テーブルアクセス
回路２２ｄは、出力回線行き経路制御テーブル２１ｄの
内容を更新し、更新したパケット数ＮＯＰを比較器１９
３ｄに通知する。テーブルアクセス回路２２ｂ。

２２ｃは、管理する経路制御テーブルの内容は更新しな
いが、対応する迂回呼のパケット数を算出し、それぞれ
比較器１９３ｂ、１９３ｃに通知する。これらの比較器
１９３ｂ、１９３ｃ、１９３ｄの比較結果は、ＡＮＤ回
路１９２に送られ、迂回呼に属するパケットが３つの経
路で全て「０」のとき、ＡＮＤ回路１９２の出力が真と
なる。従つて、迂回路に属するパケットが出力制御回路
から出力回線に出力される毎に、交換機内の迂回呼に属
するパケット数がチエツクされることになる。

そして、当該パケット数が零のとき、当該迂回呼の経路
を迂回路から以前の経路に復帰させる。これにより、同
一呼に属するパケットの順序性を保存しつつ、迂回路か
ら以前の経路に復帰させることが可能となる。

トラヒック管理装置３で行なう迂回判定、及び迂回処理
アルゴリズムのＰＡＤ図を第２１ａ図。

第２１ｂ図、第２１ｃ図に示す、また、呼の状態遷移図
を第２２図に示す、トラヒック管理装置３は本アルゴリ
ズムを一定周期で実行し、迂回判定及び迂回処理を行う
。呼は当初、非迂回状態３００であるとする。

プロセッサ１５１は、先ず、パケット数管理テーブル（
ＴＯＰ）１５４をスキャンしくステップ２１０、以下同
じ）、バケツ１−散（ＮＯＰ）を「０」に初期化する（
２１１）。そして、迂回回線フラグ（ＦＬＱ）がＯＮで
ない、つまり、当該出力回線が迂回対象でない場合（２
１２）、迂回待ち呼テーブルアドレス登録領域（ＲＷＬ
）に登録されている呼のテーブルアドレスを削除する（
２１３）。これにより、呼は迂回待ち呼登録状態；３０
１から非輻幀状態３００に遷移する。

次に、使用アドレス管理テーブル１５３　（ＴＵＡ）を
スキャンしく２１４）、テーブルアドレスＴＡを読み出
してテーブル管理装置２に通知し、交換機内パケット数
（ＮＣＰ）を算出させ１通知させる（２１５）、もし、
ＮＣＰが「０」ならば（２１６）、迂回呼フラグ（ＦＬ
Ｃ）をチエツクしく２１７）、ＦＬＣがＯＮで（２１７
）、かつ、出力許可フラグ（ＦＯＰ）がＯＮでない場合
（２１８）、当該迂回呼に属するパケットは、迂回以前
に入力されたものが全て出力されているので、当該迂回
呼のテーブルアドレスをＲＮＴから削除し、出力許可呼
テーブルアドレス登録領域（ＲＰ　Ｔ）に登録する（２
１９）。そして呼は出力持ち１の状態３０３から出力持
ち３の状態３０５へ、または出力持ち２の状態３０４か
ら出力許可状態３０６へ遷移する０水損作により、同一
呼に属する迂回以前の入力パケットと、迂回以後の入力
パケットの順序性が保存される。もし、ＮＣＰが零でな
く　（２１６）＋　ＮＣＰが第２の閾値Ｔ２を越えてい
る場合（２２０）で、ＦＬＣがＯＮでない場合（２２１
）、これは迂回されていない呼で、迂回の基準値を越え
た場合であるが、当該呼をＲＷＬに登録する（２２２）
、これにより、呼は非輻憤状態３００から迂回待ち呼登
録状１１Ａ３０１に遷移する。

そして、ＴＯＰの当該呼が出力される出力回線対応のＮ
ＯＰにＮＣＰを加算する（２２３）。

ＴＵＡに登録されている呼のテーブルアドレス全てにつ
いて、２１４から２２３の処理が終了したならば、プロ
セッサ３はＴＯＰをスキャンしく２２４）、ＮＯＣが第
１の閾値（Ｔｌ−）を越えている場合（２２５）、ＲＷ
Ｌに登録されている呼を迂回させる。このとき、呼は迂
回待ち呼登録状態３０１から迂回待ち状態３０２に遷移
する。

まず、ＴＯＰの当該欄のＦＬＱをセットしく２２６）、
次に、当該欄の迂回待ち呼テーブルアドレス登録領域に
登録されている全ての呼に対し、以下の処理を行う（２
２７）。まず、バッファ行き経路制御テーブル２１ｂ、
バッファ内経路制御テーブル２１ｃおよび出力回線行き
経路制御テーブル２１ｄの空きアドレスを空きアドレス
管理テーブル１５２から求め（２３１）、求めた各アド
レスに迂回路の出力回線番号ＯＣ９出力論理多重番号Ｏ
Ｌを設定し、ＩＳ、Ｏ８を迂回前のスイッチ内経路制御
テーブル２１ａの当該呼に対応する欄のＩＳの値に設定
する（２３２）。次に、バッファ行き経路制御テーブル
２１ｂ、バッファ内経路制御テーブル２１ｃ、出力回線
行き経路制御テーブル２１ｄに設定したアドレスをアド
レス分配装置１９１に通知する（２３３）。そして、使
用アドレス管理テーブルＴＵＡの当該呼に対応する欄の
ＦＬＣをセットし、処理２３１で求めた３個のアドレス
を使用アドレス管理テーブルＴＵＡに登録する（２３４
）、最後に当該呼のテーブルアドレスを迂回待ち呼テー
ブルアドレス登録領域ＲＷ　Ｌから削除し、出力許可状
態−ブルアドレス登録領域ＲＮＴに登録する（２３５）
。以上の手順により呼の迂回処理が終了する。このとき
、呼は迂回持ち状態３０２から出力持ち１の状態３０３
に遷移する。

パケット数管理テーブルＴＯＰのパケット数ＮＯＰが第
１の閾値（Ｔ１）を越えず（２２５）、迂回回線フラグ
ＰＬＯが「ＯＮ」であり（２４０）、かつ、パケット数
ＮＯＰが第３の閾値（Ｔ３）以下の場合（２２８）、出
力許可回線フラグｌ”　ＯＥをセットし、当該出力回線
への出力許可をバッファメモリに通知する。このとき、
呼は出力待ち１の状態３０３から出力持ち２の状態３０
４へ、または出力持ち３の状＄３０５から出力許可状態
３０６へ遷移する。もし、パケット数ＮＯＰが第３の閾
値Ｔ３を越える場合、出力許可回線フラグＦＯＥをリセ
ットし、当該出力回線への出力禁止をバッファメモリに
通知する。

トラヒック管理装置３は１以上述べたアルゴリズムを一
定周期で実行することにより、呼の迂回判定、迂回処理
、バッファメモリからの出力制御を実現する。

迂回呼の迂回以前の経路への復帰の判定は、前述したよ
うにテーブル管理装置２で実行される。

そして、迂回呼が迂回以前の経路に復帰した場合、テー
ブル管理装置は、スイッチ内経路制御テーブル２１ａの
迂回呼に対応する欄のＩＳ、Ｏ３の値をそれぞれ出力回
線行き経路制御テーブルの当該迂回呼に対応する欄のＩ
Ｓ、Ｏ８の値に設定し、当該呼に対応するバッファ行き
経路制御テーブル２１ｂ、バッファ内経路制御テーブル
２１ｃ、および出力回線行き経路制御テーブル２１ｄの
管理情報を削除すると共に、迂回路からの復帰情報をト
ラヒック管理装置３に通知する。復帰情報を通知された
トラヒック管理装置３は、当該迂回呼に対応する使用ア
ドレス管理テーブル１５３およびパケット数管理テーブ
ル１５４の管理情報を削除し、使用されなくなったバッ
ファ行き経路制御テーブル２１ｂ、バッファ内経路制御
テーブル２］ｃおよび出力回線行き経路制御テーブル２
１ｄのテーブルアドレスを空きアドレス管理テーブル１
５２に登録する（２５０）。本操作により、呼は出力許
可状態３０６から非輻幀状態３００へ遷移する。

〔発明の効果〕

以上の説明から明らかな如く、本発明によれば、交換機
内部での呼ごとのパケット数を把握できるため、これら
の情報を交換機内のトラヒック制御に利用して、適切な
パケット交換を実現することができる。

【図面の簡単な説明】

第１図は本発明によるパケット交換機システムの１実施
例を示すブロック図、第２図は従来のパケット交換機シ
ステムの構成を示すブロック図、第３図（ａ）〜（ｅ）
は、それぞれ第１図の交換機システムにおける重要な信
号のフォーマットを示す図、第４図は第１図における入
力制御回路１の構成図、第５図は経路制御テーブル２１
の構成図、第６図は第１図における出力制御回路５ａの
構成図、第７図は第１図におけるテーブルアクセス回路
２２の構成図、第８図は本発明によるパケット交換シス
テムの他の実施例を示すブロック図。第９図は上記実施例の動作説明のための図、第１０図は
本発明によるパケット交換シスタムの更に他の実施例を
示すブロック図、第１１図は上記第１０図のシステムの
動作説明のための図、第１２図はと記第１０図における
バッファメモリ１２０の１実施例を示す構成図、第１３
図と第１４図は上記バッファメモリの動作説明のための
図、第１５図はトラヒック管理装置３の１実施例を示す
図、第１６図〜第１８図は上記トラヒック管理装置３が
管理するテーブル１５２〜１５４の説明図、第１９図は
テーブル管理装置２の１実施例を示す図、第２０図は上
記テーブル管理装置の構成要素であるアドレス分配回路
の詳細図、第２１ａ図〜第２１ｃ図は上記トラヒック管
理装置３の制御動作を説明するためのＰＡＤ図、第２２
図は上記制御動作過程における呼の状態遷移図を示す。１８〜１ｍ・・・入力制御回路、１ｘ・・・バッファメ
モリ用入力制御回路、２・・・テーブル管理装置、３・
・・トラヒック管理装置、４・・・パゲット・スイッチ
、５８〜５ｎ・・・出力制御装置、５ｘ・・・バッファ
メモリ用出力制御回路、６・・・呼制御プロセッサ、２
１・・・経路制御テーブル、２２・・・テーブルアクセ
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Claims

【特許請求の範囲】１、論理チャネルを設定してパケット交換を行なうパケ
ット交換機システムにおいて、入力された各パケットに
呼毎に計数した入力順序情報を付与すると共に該入力順
序情報を記憶しておき、パケットが出力される都度、該
パケットに付与されている上記入力順序情報を該パケッ
トの呼と対応した出力順序情報として記憶し、これらの
記憶された順序情報に基づいて、交換機内の呼毎のパケ
ット状態を判断するようにしたことを特徴とするパケッ
ト交換機システム。２、前記入力順序情報と出力順序情報が、各入力パケッ
トの入力多重論理番号を出力多重論理番号に変換する際
に参照されるテーブル手段に記憶されることを特徴とす
る第１請求項記載のパケット交換機システム。３、入力パケットが有する入力多重論理番号と、該入力
パケットの入力回線がもつ入力回線番号とに基づいて変
換テーブルを参照し、該パケットを出力すべき回線番号
と出力パケットに与えるべき出力多重論理番号とを決定
するようにしたパケット交換機システムにおいて、上記
変換テーブル上に、呼毎に設定されるパケット入力順序
番号と出力順序番号とを記憶しておき、パケットが入力
された時、上記変換テーブルを参照して、該パケットに
出力回線番号と出力多重論理番号と入力順序番号を与え
、該パケットがスイッチ手段を経て上記出力回線番号を
もつ出力回線に出力される時、該パケットが有する入力
順序番号を上記変換テーブル上の当該呼における出力順
序番号として記憶するようにし、上記変換テーブル上の
入力順序番号と出力順序番号とにより、呼毎の交換機内
残留パケット数を把握できるようにしたことを特徴とす
るパケット交換システム。４、第３請求項記載のパケット交換機システムにおいて
、バッファ機能を有する迂回路と、上記変換テーブルの
参照により特定の出力回線に対する交換機内残留パケッ
ト数が所定の閾値を超えたことを検出した時、上記変換
テーブルの内容を変更する制御手段とを有し、上記特定
の出力回線に出力すべき入力パケットが上記迂回路に一
時的に蓄積されるようにしたことを特徴とするパケット
交換機システム。