JPH10143428A - 省電力用のメモリ制御システムおよびメモリ制御回路 - Google Patents
省電力用のメモリ制御システムおよびメモリ制御回路Info
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- JPH10143428A JPH10143428A JP8294877A JP29487796A JPH10143428A JP H10143428 A JPH10143428 A JP H10143428A JP 8294877 A JP8294877 A JP 8294877A JP 29487796 A JP29487796 A JP 29487796A JP H10143428 A JPH10143428 A JP H10143428A
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- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 6
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- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 メモリアクセス時における消費電力の低減を
図ることができるようにすることにある。 【解決手段】 メモリコントローラ１からのメモリコン
トローラ信号およびＣＰＵ４からのバイトイネーブル信
号に応答してバイト単位のＲＡＳ信号を制御するバイト
ＲＡＳ制御回路３を備えたものである。バイトＲＡＳ制
御回路３は、バイト単位のＲＡＳ信号を生成するバイト
ＲＡＳ生成回路と、バイトに対するアクセス時にのみペ
ージミスの判定をするページヒット制御回路８とを有す
るものである。またページヒット制御回路８は、バイト
単位毎のアドレス情報を格納するレジスタと、バイトに
対するアクセス時にのみページヒットあるいはページミ
スの判定をするＢＲＡＳ０比較器とを有するものであ
る。これにより、バイト単位毎にＲＡＳ信号を生成して
いるので、実際にアクセスするＤＲＡＭのＲＡＳ信号の
みアクティブ状態にすることが可能となり、消費電力の
抑制が可能になる。
図ることができるようにすることにある。 【解決手段】 メモリコントローラ１からのメモリコン
トローラ信号およびＣＰＵ４からのバイトイネーブル信
号に応答してバイト単位のＲＡＳ信号を制御するバイト
ＲＡＳ制御回路３を備えたものである。バイトＲＡＳ制
御回路３は、バイト単位のＲＡＳ信号を生成するバイト
ＲＡＳ生成回路と、バイトに対するアクセス時にのみペ
ージミスの判定をするページヒット制御回路８とを有す
るものである。またページヒット制御回路８は、バイト
単位毎のアドレス情報を格納するレジスタと、バイトに
対するアクセス時にのみページヒットあるいはページミ
スの判定をするＢＲＡＳ０比較器とを有するものであ
る。これにより、バイト単位毎にＲＡＳ信号を生成して
いるので、実際にアクセスするＤＲＡＭのＲＡＳ信号の
みアクティブ状態にすることが可能となり、消費電力の
抑制が可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は省電力用のメモリ制
御システムおよびメモリ制御回路に係り、特にメモリの
消費電力を低減する省電力用のメモリ制御システムおよ
びメモリ制御回路に関するものである。
御システムおよびメモリ制御回路に係り、特にメモリの
消費電力を低減する省電力用のメモリ制御システムおよ
びメモリ制御回路に関するものである。
【０００２】
【従来の技術】メモリ制御システムには、例えば、６４
Ｂｉｔメモリ・データ・バスのバンク（ＢＡＮＫ）１つ
分を用いたものがある。このメモリシステムは、バンク
単位で考えると、メモリ・コントローラ１００から出力
するＲＡＳ（ローアドレスストローブ）信号、ＣＡＳ
（コラムアドレスストローブ）信号、ＷＥ（ライトイネ
ーブル）信号、ＭＡ（メモリアドレス）信号およびＭＤ
（メモリデータ）信号により、メモリ１０２へのアクセ
スが行われる。なお、ＲＡＳ信号は、各ＤＲＡＭ（ダイ
ナミックランダムアクセスメモリ）と共通に接続されて
いる。
Ｂｉｔメモリ・データ・バスのバンク（ＢＡＮＫ）１つ
分を用いたものがある。このメモリシステムは、バンク
単位で考えると、メモリ・コントローラ１００から出力
するＲＡＳ（ローアドレスストローブ）信号、ＣＡＳ
（コラムアドレスストローブ）信号、ＷＥ（ライトイネ
ーブル）信号、ＭＡ（メモリアドレス）信号およびＭＤ
（メモリデータ）信号により、メモリ１０２へのアクセ
スが行われる。なお、ＲＡＳ信号は、各ＤＲＡＭ（ダイ
ナミックランダムアクセスメモリ）と共通に接続されて
いる。
【０００３】したがって、これまでのメモリ制御システ
ムでは、メモリにアクセスするために、先ずＲＡＳ信号
をアクティブにし、それによってストローブされたロウ
アドレスに対応した行のデータを読み出して、通常セン
スアップと呼ばれる行バッファに転送するという動作を
している。
ムでは、メモリにアクセスするために、先ずＲＡＳ信号
をアクティブにし、それによってストローブされたロウ
アドレスに対応した行のデータを読み出して、通常セン
スアップと呼ばれる行バッファに転送するという動作を
している。
【０００４】
【発明が解決しようとする課題】しかしながら、これま
でのメモリ制御システムは、ＲＡＳ信号がバンク単位で
共通であるため、バイト単位またはワード単位によって
アクセスする場合においても、アクセス対象外のメモリ
のＲＡＳ信号までアクティブにしているため、消費電力
の増加につながっている。
でのメモリ制御システムは、ＲＡＳ信号がバンク単位で
共通であるため、バイト単位またはワード単位によって
アクセスする場合においても、アクセス対象外のメモリ
のＲＡＳ信号までアクティブにしているため、消費電力
の増加につながっている。
【０００５】本発明の目的は、メモリアクセス時におけ
る消費電力の低減を図ることができる省電力用のメモリ
制御システムおよびメモリ制御回路を提供することにあ
る。
る消費電力の低減を図ることができる省電力用のメモリ
制御システムおよびメモリ制御回路を提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明の省電力用のメモ
リ制御システムおよびメモリ制御回路は、メモリと、こ
のメモリを制御するメモリコントローラ手段と、前記メ
モリと前記メモリコントローラ手段を制御する制御手段
を有するメモリ制御システムであって、メモリコントロ
ーラ手段からのメモリコントローラ信号および制御手段
からのバイトイネーブル信号に応答して、バイト単位の
ローアドレスストローブ信号を制御するローアドレスス
トローブ制御手段を備えたものである。
リ制御システムおよびメモリ制御回路は、メモリと、こ
のメモリを制御するメモリコントローラ手段と、前記メ
モリと前記メモリコントローラ手段を制御する制御手段
を有するメモリ制御システムであって、メモリコントロ
ーラ手段からのメモリコントローラ信号および制御手段
からのバイトイネーブル信号に応答して、バイト単位の
ローアドレスストローブ信号を制御するローアドレスス
トローブ制御手段を備えたものである。
【０００７】このローアドレスストローブ制御手段は、
バイト単位のローアドレスストローブ信号を生成する生
成手段と、バイトに対するアクセス時にのみページミス
の判定をする判定手段とを有するものである。また判定
手段は、バイト単位毎のアドレス情報を格納するレジス
タと、バイトに対するアクセス時にのみページヒットあ
るいはページミスの判定をするアドレス比較手段とを有
するものである。
バイト単位のローアドレスストローブ信号を生成する生
成手段と、バイトに対するアクセス時にのみページミス
の判定をする判定手段とを有するものである。また判定
手段は、バイト単位毎のアドレス情報を格納するレジス
タと、バイトに対するアクセス時にのみページヒットあ
るいはページミスの判定をするアドレス比較手段とを有
するものである。
【０００８】したがって、この発明では、ローアドレス
ストローブ制御手段において、バイトに対するアクセス
時にのみページミスの判定をなされた時に、一時、前記
前記ローアドレスストローブ信号をノンアクテイブの状
態にし、プリチャージ時間の確保をするため、メモリコ
ントローラに対してページミスの状態を示すページミス
信号を返信する。メモリコントローラ手段は、メモリサ
イクルをスタートするメモリサイクルスタート信号によ
り、メモリサイクルを開始する。
ストローブ制御手段において、バイトに対するアクセス
時にのみページミスの判定をなされた時に、一時、前記
前記ローアドレスストローブ信号をノンアクテイブの状
態にし、プリチャージ時間の確保をするため、メモリコ
ントローラに対してページミスの状態を示すページミス
信号を返信する。メモリコントローラ手段は、メモリサ
イクルをスタートするメモリサイクルスタート信号によ
り、メモリサイクルを開始する。
【０００９】以上に説明した本発明においては、バイト
単位毎にＲＡＳ信号を生成しているので、実際にアクセ
スするＤＲＡＭのＲＡＳ信号のみアクティブ状態にする
ことが可能となり、消費電力の抑制が可能になる。また
バイト単位毎にページ制御をしているので、ページヒッ
トの確率が高くなり、ＲＡＳ信号の出し直しの頻度が低
下するため、消費電力の抑制が可能になる。
単位毎にＲＡＳ信号を生成しているので、実際にアクセ
スするＤＲＡＭのＲＡＳ信号のみアクティブ状態にする
ことが可能となり、消費電力の抑制が可能になる。また
バイト単位毎にページ制御をしているので、ページヒッ
トの確率が高くなり、ＲＡＳ信号の出し直しの頻度が低
下するため、消費電力の抑制が可能になる。
【００１０】
【発明の実施の形態】本発明の省電力用のメモリ制御シ
ステムおよびメモリ制御回路の実施例のメモリ制御回路
を図面を参照して説明する。図１は、本発明の実施例の
メモリ制御回路の構成を示す図である。
ステムおよびメモリ制御回路の実施例のメモリ制御回路
を図面を参照して説明する。図１は、本発明の実施例の
メモリ制御回路の構成を示す図である。
【００１１】このメモリ制御回路においては、メモリ・
コントローラ１からのメモリコントローラＩ／Ｆ信号お
よびＣＰＵ４からのバイトイネーブル信号ＢＥ７〜０に
応答してバイトＲＡＳ(ローアドレスストローブ）制御
回路３においてバイト単位のＲＡＳ信号を生成する。
コントローラ１からのメモリコントローラＩ／Ｆ信号お
よびＣＰＵ４からのバイトイネーブル信号ＢＥ７〜０に
応答してバイトＲＡＳ(ローアドレスストローブ）制御
回路３においてバイト単位のＲＡＳ信号を生成する。
【００１２】またメモリ・コントローラ１００から出力
するＲＡＳ（ローアドレスストローブ）信号、ＣＡＳ
（コラムアドレスストローブ）信号、ＷＥ（ライトイネ
ーブル）信号、ＭＡ（メモリアドレス）信号およびＭＤ
（メモリデータ）信号により、メモリ２へのアクセスが
行われる。なお、バイト単位のＲＡＳ信号は、各ＤＲＡ
Ｍ（ダイナミックランダムアクセスメモリ）と共通に接
続されている。このＤＲＡＭは、ＤＲＡＭ７〜ＤＲＡＭ
０から成る。
するＲＡＳ（ローアドレスストローブ）信号、ＣＡＳ
（コラムアドレスストローブ）信号、ＷＥ（ライトイネ
ーブル）信号、ＭＡ（メモリアドレス）信号およびＭＤ
（メモリデータ）信号により、メモリ２へのアクセスが
行われる。なお、バイト単位のＲＡＳ信号は、各ＤＲＡ
Ｍ（ダイナミックランダムアクセスメモリ）と共通に接
続されている。このＤＲＡＭは、ＤＲＡＭ７〜ＤＲＡＭ
０から成る。
【００１３】次に本発明の実施例のメモリ制御回路につ
いてさらに図２を用いて説明する。
いてさらに図２を用いて説明する。
【００１４】バイトＲ制御回路３は、バイトＲＡＳ生成
回路５と、ページヒット制御部８の２つに分けられる。
バイトＲＡＳ生成回路５は、バイト単位のＲＡＳ信号を
生成する回路である。このバイトＲＡＳ生成回路５は、
バイトイネーブル信号ＢＥ７〜０を生成し、メモリ・コ
ントローラからのメモリサイクルスタート信号によりメ
モリサイクルを開始する。
回路５と、ページヒット制御部８の２つに分けられる。
バイトＲＡＳ生成回路５は、バイト単位のＲＡＳ信号を
生成する回路である。このバイトＲＡＳ生成回路５は、
バイトイネーブル信号ＢＥ７〜０を生成し、メモリ・コ
ントローラからのメモリサイクルスタート信号によりメ
モリサイクルを開始する。
【００１５】ページヒット制御部８は、ページ・ミスの
判定がなされるとき、一時、このＲＡＳ信号をノンアク
ティブ状態にし、プリチャージ時間の確保のために、メ
モリコントローラにページミス信号を返信する。ページ
ヒット制御部８は、バイト単位毎のアドレス・レジスタ
６と、アドレス比較器７とを有する。このページヒット
制御部８は、各バイト毎に前回の行アドレスを保持して
おり、バイト８に対するアクセス時にのみ、最新の行ア
ドレスと比較し、ページヒット／ミス判定および必要に
応じてアドレスレジスタの更新を行う。
判定がなされるとき、一時、このＲＡＳ信号をノンアク
ティブ状態にし、プリチャージ時間の確保のために、メ
モリコントローラにページミス信号を返信する。ページ
ヒット制御部８は、バイト単位毎のアドレス・レジスタ
６と、アドレス比較器７とを有する。このページヒット
制御部８は、各バイト毎に前回の行アドレスを保持して
おり、バイト８に対するアクセス時にのみ、最新の行ア
ドレスと比較し、ページヒット／ミス判定および必要に
応じてアドレスレジスタの更新を行う。
【００１６】次にＲＡＳ信号のバイト単位化の利点につ
いて、図３を用いて具体的に説明する。図３の上段には
従来のメモリ制御回路のメモリ１０２の入力部を配置
し、下段に本発明の実施例におけるメモリ制御回路２の
入力部を配置し、両者を視覚的に対比できるようにして
いる。
いて、図３を用いて具体的に説明する。図３の上段には
従来のメモリ制御回路のメモリ１０２の入力部を配置
し、下段に本発明の実施例におけるメモリ制御回路２の
入力部を配置し、両者を視覚的に対比できるようにして
いる。
【００１７】メモリサイクルのバイトアクセスにおいて
は、ＤＲＡＭ１にアクセスする場合を例に説明する。従
来のメモリ制御回路では、ＲＡＳ信号がバンク単位で共
通になっているため、アクセス対象外のＤＲＡＭ０，２
〜７のＲＡＳ信号までもアクティブ状態になる。これに
対して本実施例の制御回路では、ＲＡＳ信号で生成して
いるため、ＤＲＡＭ１のバイト単位のＲＡＳ（ＢＲＡＳ
１）のみがアクティブとなる。
は、ＤＲＡＭ１にアクセスする場合を例に説明する。従
来のメモリ制御回路では、ＲＡＳ信号がバンク単位で共
通になっているため、アクセス対象外のＤＲＡＭ０，２
〜７のＲＡＳ信号までもアクティブ状態になる。これに
対して本実施例の制御回路では、ＲＡＳ信号で生成して
いるため、ＤＲＡＭ１のバイト単位のＲＡＳ（ＢＲＡＳ
１）のみがアクティブとなる。
【００１８】次に、バイトアクセスを連続して行った場
合について本実施例と従来例とを対比して説明する。従
来のメモリ制御装置は、１回目のアクセスによりアドレ
スレＪスタが「Ｒｏｗ ａｄｄＡ」になるが、２回目の
アクセスにより、アドレスレジスタが「Ｒｏｗ ａｄｄ
Ｂ」に置き換わる。３回目には再度、置き換わるため、
このアクセスの時にページ・ミスとなる。
合について本実施例と従来例とを対比して説明する。従
来のメモリ制御装置は、１回目のアクセスによりアドレ
スレＪスタが「Ｒｏｗ ａｄｄＡ」になるが、２回目の
アクセスにより、アドレスレジスタが「Ｒｏｗ ａｄｄ
Ｂ」に置き換わる。３回目には再度、置き換わるため、
このアクセスの時にページ・ミスとなる。
【００１９】これに対して本実施例では、バイト単位毎
にＢＲＡＳアドレスレジスタを有し、このバイトに対す
るアクセス時のみページヒット／ミス判定を行っている
ため、１回目のアクセスでは、ＢＲＡＳ０アドレスレジ
スタは「Ｒｏｗ ａｄｄＡ」となり、（ＢＲＡＳ１アド
レスレジスタ：未知）、２回目のアクセスにおいて、Ｄ
ＲＡＭ１がページミスし、ＢＲＡＳ１アドレスレジスタ
が「Ｒｏｗ ａｄｄＢ」に置き換わる。
にＢＲＡＳアドレスレジスタを有し、このバイトに対す
るアクセス時のみページヒット／ミス判定を行っている
ため、１回目のアクセスでは、ＢＲＡＳ０アドレスレジ
スタは「Ｒｏｗ ａｄｄＡ」となり、（ＢＲＡＳ１アド
レスレジスタ：未知）、２回目のアクセスにおいて、Ｄ
ＲＡＭ１がページミスし、ＢＲＡＳ１アドレスレジスタ
が「Ｒｏｗ ａｄｄＢ」に置き換わる。
【００２０】このときには、ＢＲＡＳ０アドレスレジス
タの内容が変わらない。３回目に再度、１回目と同じ所
にアクセスすると、ＢＲＯＳ０アドレスレジスタが「Ｒ
ｏｗａｄｄＡ」なので、ページヒットとなり、ＢＲＡＳ
１アドレスレジスタの内容が変わらない。したがって、
バイト単位毎にページヒット制御することにより、不連
続的なメモリアクセスに対してもページヒットする確率
を上げることができる。
タの内容が変わらない。３回目に再度、１回目と同じ所
にアクセスすると、ＢＲＯＳ０アドレスレジスタが「Ｒ
ｏｗａｄｄＡ」なので、ページヒットとなり、ＢＲＡＳ
１アドレスレジスタの内容が変わらない。したがって、
バイト単位毎にページヒット制御することにより、不連
続的なメモリアクセスに対してもページヒットする確率
を上げることができる。
【００２１】以上に説明した本実施例においては、ＲＡ
Ｓ制御回路３において、バイトに対するアクセス時にの
みページミスの判定をなされた時に、一時、ＲＡＳ信号
をノンアクテイブの状態にし、プリチャージ時間の確保
をするため、メモリコントローラ回路に対してページミ
スの状態を示すページミス信号を返信する。メモリコン
トローラ回路は、メモリサイクルをスタートするメモリ
サイクルスタート信号により、メモリサイクルを開始す
る。
Ｓ制御回路３において、バイトに対するアクセス時にの
みページミスの判定をなされた時に、一時、ＲＡＳ信号
をノンアクテイブの状態にし、プリチャージ時間の確保
をするため、メモリコントローラ回路に対してページミ
スの状態を示すページミス信号を返信する。メモリコン
トローラ回路は、メモリサイクルをスタートするメモリ
サイクルスタート信号により、メモリサイクルを開始す
る。
【００２２】以上に説明した本実施例においては、バイ
ト単位毎にＲＡＳ信号を生成しているので、実際にアク
セスするＤＲＡＭのＲＡＳ信号のみアクティブ状態にす
ることが可能となり、消費電力の抑制が可能になる。ま
たバイト単位毎にページ制御をしているので、ページヒ
ットの確率が高くなり、ＲＡＳ信号の出し直しの頻度が
低下するため、消費電力の抑制が可能になる。
ト単位毎にＲＡＳ信号を生成しているので、実際にアク
セスするＤＲＡＭのＲＡＳ信号のみアクティブ状態にす
ることが可能となり、消費電力の抑制が可能になる。ま
たバイト単位毎にページ制御をしているので、ページヒ
ットの確率が高くなり、ＲＡＳ信号の出し直しの頻度が
低下するため、消費電力の抑制が可能になる。
【００２３】
【発明の効果】以上に説明したように本発明において
は、ＲＡＳ信号をバイト単位で制御し、必要なＲＡＳ信
号だけをアクティブにすること、およびページ制御をバ
イト単位で行い、ページヒットする確率を高くすること
により、余分なＲＡＳ信号の変化を防ぎ、消費電力の低
減を可能にすることができるという効果を奏することが
できる。
は、ＲＡＳ信号をバイト単位で制御し、必要なＲＡＳ信
号だけをアクティブにすること、およびページ制御をバ
イト単位で行い、ページヒットする確率を高くすること
により、余分なＲＡＳ信号の変化を防ぎ、消費電力の低
減を可能にすることができるという効果を奏することが
できる。
【図１】本発明の省電力用のメモリ制御システムおよび
メモリ制御回路の実施例のメモリ制御回路の構成を示す
ブロック図である。
メモリ制御回路の実施例のメモリ制御回路の構成を示す
ブロック図である。
【図２】図１のメモリ制御回路に用いるバイトＲＡＳ制
御回路の回路構成を示す図である。
御回路の回路構成を示す図である。
【図３】本実施例と従来技術におけるメモリ制御回路の
入力部の相違点を対比して、バイト単位化にした利点を
説明するための図である。
入力部の相違点を対比して、バイト単位化にした利点を
説明するための図である。
【図４】本実施例と従来技術におけるメモリ制御回路の
入力部の相違点を対比して、バイト単位毎のページ制御
の利点を説明するための図である。
入力部の相違点を対比して、バイト単位毎のページ制御
の利点を説明するための図である。
【図５】従来のメモリ制御回路の構成を説明する図であ
る。
る。
１ メモリタイミングコントローラ ２ メモリ ３ バイトＲＡＳ制御回路 ４ ＣＰＵ ５ バイトＲＡＳ生成回路 ６ アドレスレジスタ ７ アドレス比較回路 ８ ページヒット制御部
【手続補正書】
【提出日】平成８年１１月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】メモリ制御システムには、例えば、図５
に示すように、６４Ｂｉｔメモリ・データ・バスのバン
ク（ＢＡＮＫ）１つ分を用いたものがある。このメモリ
システムは、バンク単位で考えると、メモリ・コントロ
ーラ１００から出力するＲＡＳ（ローアドレスストロー
ブ）信号、ＣＡＳ（コラムアドレスストローブ）信号、
ＷＥ（ライトイネーブル）信号、ＭＡ（メモリアドレ
ス）信号およびＭＤ（メモリデータ）信号により、メモ
リ１０２へのアクセスが行われる。なお、ＲＡＳ信号
は、各ＤＲＡＭ（ダイナミックランダムアクセスメモ
リ）と共通に接続されている。
に示すように、６４Ｂｉｔメモリ・データ・バスのバン
ク（ＢＡＮＫ）１つ分を用いたものがある。このメモリ
システムは、バンク単位で考えると、メモリ・コントロ
ーラ１００から出力するＲＡＳ（ローアドレスストロー
ブ）信号、ＣＡＳ（コラムアドレスストローブ）信号、
ＷＥ（ライトイネーブル）信号、ＭＡ（メモリアドレ
ス）信号およびＭＤ（メモリデータ）信号により、メモ
リ１０２へのアクセスが行われる。なお、ＲＡＳ信号
は、各ＤＲＡＭ（ダイナミックランダムアクセスメモ
リ）と共通に接続されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】次に、バイトアクセスを連続して行った場
合について本実施例と従来例とを対比して図４に基づい
て説明する。従来のメモリ制御装置は、１回目のアクセ
スによりアドレスレジスタが「Ｒｏｗ ａｄｄＡ」にな
るが、２回目のアクセスにより、アドレスレジスタが
「Ｒｏｗ ａｄｄＢ」に置き換わる。３回目には再度、
置き換わるため、このアクセスの時にページ・ミスとな
る。
合について本実施例と従来例とを対比して図４に基づい
て説明する。従来のメモリ制御装置は、１回目のアクセ
スによりアドレスレジスタが「Ｒｏｗ ａｄｄＡ」にな
るが、２回目のアクセスにより、アドレスレジスタが
「Ｒｏｗ ａｄｄＢ」に置き換わる。３回目には再度、
置き換わるため、このアクセスの時にページ・ミスとな
る。
Claims (10)
- 【請求項１】メモリと、このメモリを制御するメモリコ
ントローラ手段と、前記メモリと前記メモリコントロー
ラ手段を制御する制御手段を有するメモリ制御システム
において、 前記メモリコントローラ手段からのメモリコントローラ
信号および前記制御手段からのバイトイネーブル信号に
応答して、バイト単位のローアドレスストローブ信号を
制御するローアドレスストローブ制御手段を備えたこと
を特徴とする省電力用のメモリ制御システム。 - 【請求項２】前記ローアドレスストローブ制御手段は、
前記バイト単位の前記ローアドレスストローブ信号を生
成する生成手段と、 前記バイトに対するアクセス時にのみページミスの判定
をする判定手段と、を有することを特徴とする請求項１
に記載の省電力用のメモリ制御システム。 - 【請求項３】前記メモリコントローラ手段からのメモリ
サイクルをスタートするメモリサイクルスタート信号に
より前記メモリサイクルを開始することを特徴とする請
求項１に記載の省電力用のメモリ制御システム。 - 【請求項４】前記ローアドレスストローブ制御手段は、
前記バイトに対するアクセス時にのみページミスの判定
をなされた時に一時、前記前記ローアドレスストローブ
信号をノンアクテイブの状態にし、プリチャージ時間の
確保をするため、前記メモリコントローラに対して前記
ページミスの状態を示すページミス信号を返信すること
を特徴とする請求項１〜３のいずれかに記載の省電力用
のメモリ制御システム。 - 【請求項５】前記ローアドレスストローブ制御手段の前
記判定手段は、前記バイト単位毎のアドレス情報を格納
するレジスタと、 前記バイトに対するアクセス時にのみページヒットある
いはページミスの判定をするアドレス比較手段と、 を有することを特徴とする請求項１〜３のいずれかに記
載の省電力用のメモリ制御システム。 - 【請求項６】メモリ回路と、このメモリ回路を制御する
メモリコントローラ回路と、前記メモリ回路と前記メモ
リコントローラ回路を制御する制御回路を有するメモリ
制御回路において、 前記メモリコントローラ回路から出力するメモリコント
ローラ信号および前記制御回路から出力するバイトイネ
ーブル信号に応答して、バイト単位のローアドレススト
ローブ信号を制御するローアドレスストローブ制御回路
を備えたことを特徴とする省電力用のメモリ制御回路。 - 【請求項７】前記ローアドレスストローブ制御回路は、
前記バイト単位の前記ローアドレスストローブ信号を生
成する生成回路と、 前記バイトに対するアクセス時にのみページミスの判定
をする判定回路と、を有することを特徴とする請求項６
に記載の省電力用のメモリ制御回路。 - 【請求項８】前記メモリコントローラ回路からのメモリ
サイクルをスタートするメモリサイクルスタート信号に
より前記メモリサイクルを開始することを特徴とする請
求項６または７に記載の省電力用のメモリ制御回路。 - 【請求項９】前記ローアドレスストローブ制御回路は、
前記バイトに対するアクセス時にのみページミスの判定
をなされた時に、一時、前記ローアドレスストローブ信
号をノンアクティブの状態にしてプリチャージ時間の確
保をし、前記メモリコントローラに対して前記ページミ
スの状態を示すページミス信号を返信することを特徴と
する請求項６または７に記載の省電力用のメモリ制御回
路。 - 【請求項１０】前記ローアドレスストローブ制御回路の
前記判定回路は、前記バイト単位毎のアドレス情報を格
納するレジスタ回路と、 前記バイトに対するアクセス時にのみページヒットある
いは前記ページミスの判定をするアドレス比較信号を出
力するアドレス比較回路と、を有することを特徴とする
請求項６〜９のいずれかに記載の省電力用のメモリ制御
回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8294877A JPH10143428A (ja) | 1996-11-07 | 1996-11-07 | 省電力用のメモリ制御システムおよびメモリ制御回路 |
| US08/966,201 US5949736A (en) | 1995-11-07 | 1997-11-07 | Memory control circuit reducing a consumed power of memory |
| TW086116633A TW367440B (en) | 1996-11-07 | 1997-11-07 | Memory control circuit reducing a consumed power of memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8294877A JPH10143428A (ja) | 1996-11-07 | 1996-11-07 | 省電力用のメモリ制御システムおよびメモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10143428A true JPH10143428A (ja) | 1998-05-29 |
Family
ID=17813415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8294877A Pending JPH10143428A (ja) | 1995-11-07 | 1996-11-07 | 省電力用のメモリ制御システムおよびメモリ制御回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5949736A (ja) |
| JP (1) | JPH10143428A (ja) |
| TW (1) | TW367440B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7099976B2 (en) * | 2003-05-24 | 2006-08-29 | Samsung Electronics Co., Ltd. | Bus arbiter and bus arbitrating method |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305648B1 (ko) * | 1998-05-27 | 2001-11-30 | 박종섭 | 고속동작용디램 |
| JP2001052479A (ja) * | 1999-08-06 | 2001-02-23 | Mitsubishi Electric Corp | メモリ装置 |
| JP2002063069A (ja) | 2000-08-21 | 2002-02-28 | Hitachi Ltd | メモリ制御装置、データ処理システム及び半導体装置 |
| US8253751B2 (en) | 2005-06-30 | 2012-08-28 | Intel Corporation | Memory controller interface for micro-tiled memory access |
| JP2008117242A (ja) * | 2006-11-07 | 2008-05-22 | Seiko Epson Corp | データ転送制御装置、及び、データ転送制御方法 |
| US8878860B2 (en) * | 2006-12-28 | 2014-11-04 | Intel Corporation | Accessing memory using multi-tiling |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03269653A (ja) * | 1990-03-20 | 1991-12-02 | Fujitsu Ltd | メモリ制御回路 |
| EP0552667B1 (en) * | 1992-01-22 | 1999-04-21 | Enhanced Memory Systems, Inc. | Enhanced dram with embedded registers |
| JPH09288614A (ja) * | 1996-04-22 | 1997-11-04 | Mitsubishi Electric Corp | 半導体集積回路装置、半導体記憶装置およびそのための制御回路 |
-
1996
- 1996-11-07 JP JP8294877A patent/JPH10143428A/ja active Pending
-
1997
- 1997-11-07 US US08/966,201 patent/US5949736A/en not_active Expired - Lifetime
- 1997-11-07 TW TW086116633A patent/TW367440B/zh active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7099976B2 (en) * | 2003-05-24 | 2006-08-29 | Samsung Electronics Co., Ltd. | Bus arbiter and bus arbitrating method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5949736A (en) | 1999-09-07 |
| TW367440B (en) | 1999-08-21 |
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