JPH01258158A - インタフェース用ｉｃの故障診断回路 - Google Patents
インタフェース用ｉｃの故障診断回路Info
- Publication number
- JPH01258158A JPH01258158A JP63085040A JP8504088A JPH01258158A JP H01258158 A JPH01258158 A JP H01258158A JP 63085040 A JP63085040 A JP 63085040A JP 8504088 A JP8504088 A JP 8504088A JP H01258158 A JPH01258158 A JP H01258158A
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- JP
- Japan
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- interface
- signal
- input
- external device
- output
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はロボット用コントローラ等の入出力インタフェ
ースに係り、特に、入出力インタフェース用ＩＣの故障
診断回路に関する。
ースに係り、特に、入出力インタフェース用ＩＣの故障
診断回路に関する。
入出力インタフェース用ＩＣの故障に対処するｋは、イ
ンタフェース用ＩＣを二重化構成にするのが好ましいが
、これはコスト増大になるため、従来は、％開昭５８−
６６１１５号公報に記載されている様に、インタフェー
ス用ＩＣとは別に故障を診断するためのチエツク用回路
を設けている。
ンタフェース用ＩＣを二重化構成にするのが好ましいが
、これはコスト増大になるため、従来は、％開昭５８−
６６１１５号公報に記載されている様に、インタフェー
ス用ＩＣとは別に故障を診断するためのチエツク用回路
を設けている。
上記従来技術によるチエツク用回路でインタフェース用
ＩＣの異常を検出した場合、外部装置に送出すべき信号
を消失させてしまうため、外部装置が誤動作してしまう
という問題がある。これは、インタフェース用ＩＣの異
常検出時に外部装置に送出すべき信号を保持しておくと
いうことについて配慮がされていないことが原因となっ
ている。
ＩＣの異常を検出した場合、外部装置に送出すべき信号
を消失させてしまうため、外部装置が誤動作してしまう
という問題がある。これは、インタフェース用ＩＣの異
常検出時に外部装置に送出すべき信号を保持しておくと
いうことについて配慮がされていないことが原因となっ
ている。
本発明の目的は、外部装置・＼送出する信号を保持した
ままインタフェース用ＩＣの異常の有無をチエツクする
入出力インタフェース用ＩＣの故障診断回路を提供する
ことにある。
ままインタフェース用ＩＣの異常の有無をチエツクする
入出力インタフェース用ＩＣの故障診断回路を提供する
ことにある。
上記目的は、インタフェース用ＩＣのチエツク時に、デ
ータを送り出しているラッチにクロックを送ることを中
止し、ラッチの出力側で外部装置への信号を保持し、イ
ンタフェース用ＩＣのコントロールレジスタと、Ｉ／Ｃ
ポートにインタフェース用ＩＣのチエツク用アドレスを
割当て、双方向性バッファを動作させ、Ｉ／Ｃポート間
でデータの交換を行なう構成とすることにより、達成さ
れる。
ータを送り出しているラッチにクロックを送ることを中
止し、ラッチの出力側で外部装置への信号を保持し、イ
ンタフェース用ＩＣのコントロールレジスタと、Ｉ／Ｃ
ポートにインタフェース用ＩＣのチエツク用アドレスを
割当て、双方向性バッファを動作させ、Ｉ／Ｃポート間
でデータの交換を行なう構成とすることにより、達成さ
れる。
インタフェース用ＩＣのチエツク時には外部装置への信
号がラッチにより保持されて消失することがないので、
チエツク時の信号消失による外部装置の誤動作という事
態は回避される。
号がラッチにより保持されて消失することがないので、
チエツク時の信号消失による外部装置の誤動作という事
態は回避される。
以下、本発明の一実施例を図面を参照して説明する。
図は、本発明の一実施例に係るインタフェース回路であ
る。図中１はＣＰＵ、２はインタフェース用ＩＣｌ３は
アドレスデコード回路、４は双方向性３ステートバツフ
ア、５は出力用ラッチ、６は入力用バッファ（３ステー
トバツフア）、７〜９はＮＯＴ素子、１０〜１３はＡＮ
Ｄ素子、１４はＯＲ素子、１５バインタフエース用ＩＣ
２のコントロールレジスタ、１６．１７はインタフェー
ス用ＩＣ２０入出力（Ｉ／Ｏ ）ポートであり、ＣＰＵ
１とインタフェース用ＩＣ２とはデータバス１８及び
２°ビツト用アドレス線２４ 、２’ビツト用アドレス
線２５ 、 ＣＰＵ １の情報読出信号線２６ 、 Ｃ
ＰＵ１の情報書込信号線２７で接続され、ＣＰＵ１とア
ドレスデコード回路３とはアドレスバス１９により接続
され、インタフェース用ＩＣ２とラッチ５及び６とは夫
々データライン２０゜２１により接続され、各ラッチ５
．６と図示しない外部装置とはデータライン２２．２５
により接続され、データライン２０と２１間にバッファ
４が設けられて両データライン２０と２１間はバッファ
４に接続されるように構成されている。３人力ＡＮＤ素
子１０の入力にはＮＯＴ素子７．８を介して信号線２４
．２５が接続されると共に信号線２７が接続され、３人
力ＡＮＤ素子１１の入力には信号線２４．２６が接続さ
れると共にＮＯＴ素子９を介して信号線２５が接続され
る。
る。図中１はＣＰＵ、２はインタフェース用ＩＣｌ３は
アドレスデコード回路、４は双方向性３ステートバツフ
ア、５は出力用ラッチ、６は入力用バッファ（３ステー
トバツフア）、７〜９はＮＯＴ素子、１０〜１３はＡＮ
Ｄ素子、１４はＯＲ素子、１５バインタフエース用ＩＣ
２のコントロールレジスタ、１６．１７はインタフェー
ス用ＩＣ２０入出力（Ｉ／Ｏ ）ポートであり、ＣＰＵ
１とインタフェース用ＩＣ２とはデータバス１８及び
２°ビツト用アドレス線２４ 、２’ビツト用アドレス
線２５ 、 ＣＰＵ １の情報読出信号線２６ 、 Ｃ
ＰＵ１の情報書込信号線２７で接続され、ＣＰＵ１とア
ドレスデコード回路３とはアドレスバス１９により接続
され、インタフェース用ＩＣ２とラッチ５及び６とは夫
々データライン２０゜２１により接続され、各ラッチ５
．６と図示しない外部装置とはデータライン２２．２５
により接続され、データライン２０と２１間にバッファ
４が設けられて両データライン２０と２１間はバッファ
４に接続されるように構成されている。３人力ＡＮＤ素
子１０の入力にはＮＯＴ素子７．８を介して信号線２４
．２５が接続されると共に信号線２７が接続され、３人
力ＡＮＤ素子１１の入力には信号線２４．２６が接続さ
れると共にＮＯＴ素子９を介して信号線２５が接続され
る。
アドレスデコード回路３の出力信号線５２．５３は２人
力ＯＲ素子１４０入力に接続され、ＯＲ素子１４の出力
はインタフェース用ＩＣ２のチップセレクト端子ＣＳに
入力される。信号線３２は更にバッファ４のチップセレ
クト端子Ｃ５に接続され、信号線３３は２人力ＡＮＤ素
子１２．１３の夫々の一方の入力端子に接続される。Ａ
ＮＤ素子１２．１５の他の入力端子には、夫々ＡＮＤ素
子１０．１１の出力信号線２８．２９が接続され、ＡＮ
Ｄ素子１２．１３の出力信号線５０．３１は夫夫ラッチ
５，６のチップセレクト端子ＣＳに接続される。信号線
２８．２９はまた、バッファ４に接続される。
力ＯＲ素子１４０入力に接続され、ＯＲ素子１４の出力
はインタフェース用ＩＣ２のチップセレクト端子ＣＳに
入力される。信号線３２は更にバッファ４のチップセレ
クト端子Ｃ５に接続され、信号線３３は２人力ＡＮＤ素
子１２．１３の夫々の一方の入力端子に接続される。Ａ
ＮＤ素子１２．１５の他の入力端子には、夫々ＡＮＤ素
子１０．１１の出力信号線２８．２９が接続され、ＡＮ
Ｄ素子１２．１３の出力信号線５０．３１は夫夫ラッチ
５，６のチップセレクト端子ＣＳに接続される。信号線
２８．２９はまた、バッファ４に接続される。
次に、上述したインタフェース回路の動作について説明
する。
する。
アドレスデコード回路３はＣＰＵ １が発行するアドレ
スをデコードし、それがインタフェース用ＩＣ２のチエ
ツク用であれば信号線３２に１１”レベル信号を出力し
、通常の入出力用であれば信号線３３に”Ｈ°レベル信
号を出力する。
スをデコードし、それがインタフェース用ＩＣ２のチエ
ツク用であれば信号線３２に１１”レベル信号を出力し
、通常の入出力用であれば信号線３３に”Ｈ°レベル信
号を出力する。
通常の入出力用の場合、信号線３３の°Ｈ°レベル信号
は、ＯＲ素子１４を通ってインタフェース用ＩＣ２に入
力されて該ＩＣ２は動作状態となり、更に、ＡＮＤ素子
１２．１３をスルー状態として信号線２８ 、２９の信
号をラッチ５．６のチップセレクト端子Ｃ５に入力する
ことになる。ＣＰＵ １の指示によ抄入出力ポート１６
が選択された場合、ＡＮＤ素子１０の出力は“Ｈ”レベ
ルとなり、これがラッチ５の端子ＣＳに伝えられてラッ
チ５は動作可能状態となる。また、ＣＰＵ １の指示に
より入出力ボート１７が選択された場合、ＡＮＤ素子１
１の出力が“Ｈ”レベルとなり、これがラッチ６に伝え
られてラッチ６は動作状態となる。これにより、ＣＰＵ
１と外部装置とは、データライン２２ 、２５及びラッ
チ５．６及びデータライン２０．２１及びＩＣ２及びデ
ータバス１８を介してデータ転送が可能となる。
は、ＯＲ素子１４を通ってインタフェース用ＩＣ２に入
力されて該ＩＣ２は動作状態となり、更に、ＡＮＤ素子
１２．１３をスルー状態として信号線２８ 、２９の信
号をラッチ５．６のチップセレクト端子Ｃ５に入力する
ことになる。ＣＰＵ １の指示によ抄入出力ポート１６
が選択された場合、ＡＮＤ素子１０の出力は“Ｈ”レベ
ルとなり、これがラッチ５の端子ＣＳに伝えられてラッ
チ５は動作可能状態となる。また、ＣＰＵ １の指示に
より入出力ボート１７が選択された場合、ＡＮＤ素子１
１の出力が“Ｈ”レベルとなり、これがラッチ６に伝え
られてラッチ６は動作状態となる。これにより、ＣＰＵ
１と外部装置とは、データライン２２ 、２５及びラッ
チ５．６及びデータライン２０．２１及びＩＣ２及びデ
ータバス１８を介してデータ転送が可能となる。
ＣＰＵ１力発行するアドレスがＩＣ２のチエツク用の場
合は、信号線３３の信号レベルは＠Ｌ”レベルになると
共に信号線３２の信号レベルは”Ｈｏとなる。
合は、信号線３３の信号レベルは＠Ｌ”レベルになると
共に信号線３２の信号レベルは”Ｈｏとなる。
信号線３３の信号レベルが°Ｌ°レベルになると、ＡＮ
Ｄ素子１２．１５の出力はＬ”レベルとなり、このため
ラッチ５．６は動作を停止してデータを保持する状態と
なる。また、信号線３３の信号レベルが１Ｌ”レベルに
なっても、信号線５２の信号レベルが′Ｈ”しペルとな
るため、ＩＣ２の端子ＣＳにはＯＲ素子１４を介して“
Ｈ°レベル信号が入力され、ＩＣ２は動作状態を続ける
。そして、信号線３２の“Ｈ・レベル信号がバッファ４
のＣＳ端子に入力してバッファ４が動作状態となり、こ
のとき、ＣＰＵ １からの指示によＦ） ＡＮＤ素子１
０または１１の出力が°Ｈ″となると、該”Ｈ”信号を
バッファ４が受けてバッファ４の出力方向が決定される
。これｋより、ＣＰＵ１から出力されたデータは、デー
タバス１８→入出力ポート１６→データライン２０→バ
ツフア４→データライン２１→入出力ポート１７→デー
タバス１８、あるいは、データバス１８→入出力ボート
１７→データライン２１→バツフア４→データライン２
０→入出力ボート１６→データバス１Ｂの経路を通り、
ＣＰＵ１に戻る。ＣＰＵ １は、送出したデータと戻ク
ズきたデータとを比較し、ＩＣ２のチエツクを行なう。
Ｄ素子１２．１５の出力はＬ”レベルとなり、このため
ラッチ５．６は動作を停止してデータを保持する状態と
なる。また、信号線３３の信号レベルが１Ｌ”レベルに
なっても、信号線５２の信号レベルが′Ｈ”しペルとな
るため、ＩＣ２の端子ＣＳにはＯＲ素子１４を介して“
Ｈ°レベル信号が入力され、ＩＣ２は動作状態を続ける
。そして、信号線３２の“Ｈ・レベル信号がバッファ４
のＣＳ端子に入力してバッファ４が動作状態となり、こ
のとき、ＣＰＵ １からの指示によＦ） ＡＮＤ素子１
０または１１の出力が°Ｈ″となると、該”Ｈ”信号を
バッファ４が受けてバッファ４の出力方向が決定される
。これｋより、ＣＰＵ１から出力されたデータは、デー
タバス１８→入出力ポート１６→データライン２０→バ
ツフア４→データライン２１→入出力ポート１７→デー
タバス１８、あるいは、データバス１８→入出力ボート
１７→データライン２１→バツフア４→データライン２
０→入出力ボート１６→データバス１Ｂの経路を通り、
ＣＰＵ１に戻る。ＣＰＵ １は、送出したデータと戻ク
ズきたデータとを比較し、ＩＣ２のチエツクを行なう。
以上説明したように、インタフェース用ＩＣ２のチエツ
ク時には外部装置に送出するデータ信号をラッチ５が保
持するため、外部装置の誤動作を防止することができる
。
ク時には外部装置に送出するデータ信号をラッチ５が保
持するため、外部装置の誤動作を防止することができる
。
本発明によれば、外部装置への信号を保持したまま、イ
ンタフェース用ＩＣのチエツクを行なうので、外部装置
の動作中にもチエツクを行なうことができ、入出力イン
タフェースの信頼性向上に効果がある。
ンタフェース用ＩＣのチエツクを行なうので、外部装置
の動作中にもチエツクを行なうことができ、入出力イン
タフェースの信頼性向上に効果がある。
図は、本発明の一実施例に係るインタフェース回路の構
成図である。 １ ・・・・・・・・・・・・・・・・・・ＣＰＵ２・
・・・・・・・−・・・・−・・インタフェース用ＩＣ
３・・・・・・・・・・・・・・・・・・アドレスデコ
ード回路４・・・・・・・・・・・・・・・・・・バッ
ファ５．６・・・・・・・・・ラッチ ７〜９・・・・・・・・・ＮＯＴ素子 １０〜１３・・・・・・ＡＮＤ素子 １４・・・・・・・・・・・・・・・ＯＲ素子代理人
弁理士 小 川 勝 男
成図である。 １ ・・・・・・・・・・・・・・・・・・ＣＰＵ２・
・・・・・・・−・・・・−・・インタフェース用ＩＣ
３・・・・・・・・・・・・・・・・・・アドレスデコ
ード回路４・・・・・・・・・・・・・・・・・・バッ
ファ５．６・・・・・・・・・ラッチ ７〜９・・・・・・・・・ＮＯＴ素子 １０〜１３・・・・・・ＡＮＤ素子 １４・・・・・・・・・・・・・・・ＯＲ素子代理人
弁理士 小 川 勝 男
Claims (1)
- １、マイクロコンピュータ等のインタフェースにおいて
、インタフェース用ＩＣと、インタフェース用ＩＣのコ
ントロールレジスタおよびＩ／Ｏポートに複数の番地を
割当てることができるデコード回路と、Ｉ／Ｏポートを
相互に接続する双方向性バスドライバと、外部装置とイ
ンタフェース用ＩＣを切はなすバッファを設けたことを
特徴とするインタフェース用ＩＣの故障診断回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63085040A JPH01258158A (ja) | 1988-04-08 | 1988-04-08 | インタフェース用ｉｃの故障診断回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63085040A JPH01258158A (ja) | 1988-04-08 | 1988-04-08 | インタフェース用ｉｃの故障診断回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01258158A true JPH01258158A (ja) | 1989-10-16 |
Family
ID=13847574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63085040A Pending JPH01258158A (ja) | 1988-04-08 | 1988-04-08 | インタフェース用ｉｃの故障診断回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01258158A (ja) |
-
1988
- 1988-04-08 JP JP63085040A patent/JPH01258158A/ja active Pending
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