JPH01258462A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01258462A JPH01258462A JP63086514A JP8651488A JPH01258462A JP H01258462 A JPH01258462 A JP H01258462A JP 63086514 A JP63086514 A JP 63086514A JP 8651488 A JP8651488 A JP 8651488A JP H01258462 A JPH01258462 A JP H01258462A
- Authority
- JP
- Japan
- Prior art keywords
- type
- transistor
- region
- emitter
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/63—Combinations of vertical and lateral BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラメモリ等で回路構成要素になる、
負荷がｐｎｐトランジスタ、ドライバカｎ ｐ ｎ ト
ランジスタであるインバータの構造に関する。
負荷がｐｎｐトランジスタ、ドライバカｎ ｐ ｎ ト
ランジスタであるインバータの構造に関する。
高速、高集積化バイポーラメモリとしては、ドライバと
して縦型のｎｐｎトランジスタを、負荷として横型のｐ
ｎｐトランジスタを使用するのが一般である。このメモ
リセルは第３図の回路図に示すように構成される。ここ
で。
して縦型のｎｐｎトランジスタを、負荷として横型のｐ
ｎｐトランジスタを使用するのが一般である。このメモ
リセルは第３図の回路図に示すように構成される。ここ
で。
Ｔｒ １ 、 Ｔｒ ２がドライバのｎｐｎトランジ
スタ、Ｔｒ ３ 、 Ｔｒ ４が負荷のｐｎｐトランジ
スタである。Ｗｒ 、Ｗｅはそれぞれハイ側、ロー側
のワード線で、Ｄ、Ｄが読出し／書込み用のビット線で
ある。
スタ、Ｔｒ ３ 、 Ｔｒ ４が負荷のｐｎｐトランジ
スタである。Ｗｒ 、Ｗｅはそれぞれハイ側、ロー側
のワード線で、Ｄ、Ｄが読出し／書込み用のビット線で
ある。
上記メモリセルを半導体基板上に形成した縦断面図を第
４図に示す、この図は第３図の点線で示したフリップフ
ロップの片側を示すもので、外部配線は省略している。
４図に示す、この図は第３図の点線で示したフリップフ
ロップの片側を示すもので、外部配線は省略している。
このメモリセルは、ｐ型シリコン基板ｌ上に高濃度ｎ型
埋込層２、低濃度ｎ型エピタキシャル層３を形成したの
ち、ｐ型拡散領域１０２，１０４ 、高濃度ｎ型拡散領
域１０１を拡散法又はイオン注入法を用いて順次形成す
ることによって実現していた。ここで、４は素子分離用
溝、５は酸化シリコン膜等の絶縁膜、１００Ａ、１００
８．１００Ｇ、１０００，１００Ｅは電極配線接続用コ
ンタクト穴である。 １０１，１０２．３および２の３
者によって縦型ｎｐｎトランジスタが構成されるととも
に、１０４ 、３および２ 、１０２によって横型ト
ランジスタが構成され、これらはそれぞれ第３図におけ
るＴｒ １．Ｔｒ３に該当する。横型トランジスタでは
１０２がエミッタ、１０４がコレクタになる。
埋込層２、低濃度ｎ型エピタキシャル層３を形成したの
ち、ｐ型拡散領域１０２，１０４ 、高濃度ｎ型拡散領
域１０１を拡散法又はイオン注入法を用いて順次形成す
ることによって実現していた。ここで、４は素子分離用
溝、５は酸化シリコン膜等の絶縁膜、１００Ａ、１００
８．１００Ｇ、１０００，１００Ｅは電極配線接続用コ
ンタクト穴である。 １０１，１０２．３および２の３
者によって縦型ｎｐｎトランジスタが構成されるととも
に、１０４ 、３および２ 、１０２によって横型ト
ランジスタが構成され、これらはそれぞれ第３図におけ
るＴｒ １．Ｔｒ３に該当する。横型トランジスタでは
１０２がエミッタ、１０４がコレクタになる。
従来例では第４図に示すように、横型ｐｎｐトランジス
タと縦型トランジスタでｐｎｐｎサイリスタ構造を構成
しているため、ｐｎｐトランジスタの特性が動作速度に
極めて大きな影響を及ぼす、書込み動作中にｐｎｐトラ
ンジスタのエミッタ（ｐ型拡散領域）１０２からホール
が低濃度ｎ型エピタキシャル層３に注入されるが、ｎ型
の濃度が低く、ホール寿命が長いのでホールの蓄積が発
生する。蓄積されたホールは、書込み動作終了後もｎｐ
ｎトランジスタ側へ拡散して、ｎｐｎトランジスタを導
通状態に保ち続けさせるように働くため、結果的に書込
み後回復時間（Ｔ ｗ＊）の増大を引き起こす、そこで
、高速動作のためにはホールの蓄積を減少させる必要が
ある。ホールの蓄積は、主として第４図で、低濃度ｎ型
エピタキシャル層のＡ。
タと縦型トランジスタでｐｎｐｎサイリスタ構造を構成
しているため、ｐｎｐトランジスタの特性が動作速度に
極めて大きな影響を及ぼす、書込み動作中にｐｎｐトラ
ンジスタのエミッタ（ｐ型拡散領域）１０２からホール
が低濃度ｎ型エピタキシャル層３に注入されるが、ｎ型
の濃度が低く、ホール寿命が長いのでホールの蓄積が発
生する。蓄積されたホールは、書込み動作終了後もｎｐ
ｎトランジスタ側へ拡散して、ｎｐｎトランジスタを導
通状態に保ち続けさせるように働くため、結果的に書込
み後回復時間（Ｔ ｗ＊）の増大を引き起こす、そこで
、高速動作のためにはホールの蓄積を減少させる必要が
ある。ホールの蓄積は、主として第４図で、低濃度ｎ型
エピタキシャル層のＡ。
Ｂ、Ｃで示した部分に生ずる。ホールの蓄積を減らすに
は、低濃度ｎ型エピタキシャル層３の体積を極力減らす
ことが有効となる。Ａ部分の体積を減少させるため、ｐ
ｎｐトランジスタのベース幅Ｗｐを狭くすると、ｐｎｐ
トランジスタのエミッタ接地電流増幅率βＰが増大し、
ｐｎｐｎサイリスタを深いラッチ状態に追し）込むこと
となり結果的に、フリップフロップ回路を反転させる書
込みパルス幅を遅くさせてしまう、従って、ある一定値
以下のＷｐを設定することは望ましくない。
は、低濃度ｎ型エピタキシャル層３の体積を極力減らす
ことが有効となる。Ａ部分の体積を減少させるため、ｐ
ｎｐトランジスタのベース幅Ｗｐを狭くすると、ｐｎｐ
トランジスタのエミッタ接地電流増幅率βＰが増大し、
ｐｎｐｎサイリスタを深いラッチ状態に追し）込むこと
となり結果的に、フリップフロップ回路を反転させる書
込みパルス幅を遅くさせてしまう、従って、ある一定値
以下のＷｐを設定することは望ましくない。
次にＢ部分の体積を減らすためには、ｎｐｎトランジス
タのベース（Ｐ型拡散領域）１０４を高濃度ｎ型埋込層
２近くまで達するように深く形成する方法が考えられる
が、ベースを深くすることで当然にｎｐｎトランジスタ
の応答速度を極端に低下させるので、読出し速度等を遅
らせてしまうことになる。
タのベース（Ｐ型拡散領域）１０４を高濃度ｎ型埋込層
２近くまで達するように深く形成する方法が考えられる
が、ベースを深くすることで当然にｎｐｎトランジスタ
の応答速度を極端に低下させるので、読出し速度等を遅
らせてしまうことになる。
さらに、Ｃ部分の体積を減らすために、ｐｎｐトランジ
スタのエミッタ１０２を高濃度ｎ型埋込層２に接するよ
うに形成する場合には、エミー、夕１０２と高濃度ｎ７
！！埋込層２とｐ型シリコン基板ｌで構成される寄性的
な縦型ｐｎｐトランジスタのエミッタ接地電流増幅率β
Ｐ′が非常に大きくなり、ｐ型シリコン基板ｌへの漏れ
電流が増大してしまうため、ｐ型シリコン基板１の電位
が上昇し、保持特性劣化を引き起こしてしまうことにな
る。従来は上記制約のため、特性改善を思うように進め
られない状況にあった。
スタのエミッタ１０２を高濃度ｎ型埋込層２に接するよ
うに形成する場合には、エミー、夕１０２と高濃度ｎ７
！！埋込層２とｐ型シリコン基板ｌで構成される寄性的
な縦型ｐｎｐトランジスタのエミッタ接地電流増幅率β
Ｐ′が非常に大きくなり、ｐ型シリコン基板ｌへの漏れ
電流が増大してしまうため、ｐ型シリコン基板１の電位
が上昇し、保持特性劣化を引き起こしてしまうことにな
る。従来は上記制約のため、特性改善を思うように進め
られない状況にあった。
本発明の目的は、従来、インバータとして縦型のｎｐｎ
トランジスタ、横型のｐｎｐトランジスタを同一半導体
基板上に形成するため、サイリスタ構造になる欠点を除
去した、新規の構造を有する半導体装置を提供すること
にある。
トランジスタ、横型のｐｎｐトランジスタを同一半導体
基板上に形成するため、サイリスタ構造になる欠点を除
去した、新規の構造を有する半導体装置を提供すること
にある。
本発明は、ｐ型基板およびｎ型埋込層を共通とし、前記
ｎ型埋込層上に成長させたｎ型エピタキシャル層内に、
ｎｐｎトランジスタが縦型に、ｐｎｐ）ランジス°りが
横型に形成され、ｎｐｎトランジスタをドライバ、ｐｎ
ｐトランジスタを負荷とするインバータを対象とするも
のであるが、ｐｎｐトランジスタのエミッタ・コレクタ
は、それぞれ半導体基板上からｎ型エピタキシャル層を
貫通するが、ｎ型埋込層を貫通しないように掘られた溝
内に、埋設されたｐ型不純物を含むポリシリコンであっ
て、熱処理によって溝側面に拡散形成されたｐ型領域が
エミッタ領域・コレクタ領域となり、その間のｎ型エピ
タキシャル層がｐｎｐトランジスタのベース領域となっ
ているものである。
ｎ型埋込層上に成長させたｎ型エピタキシャル層内に、
ｎｐｎトランジスタが縦型に、ｐｎｐ）ランジス°りが
横型に形成され、ｎｐｎトランジスタをドライバ、ｐｎ
ｐトランジスタを負荷とするインバータを対象とするも
のであるが、ｐｎｐトランジスタのエミッタ・コレクタ
は、それぞれ半導体基板上からｎ型エピタキシャル層を
貫通するが、ｎ型埋込層を貫通しないように掘られた溝
内に、埋設されたｐ型不純物を含むポリシリコンであっ
て、熱処理によって溝側面に拡散形成されたｐ型領域が
エミッタ領域・コレクタ領域となり、その間のｎ型エピ
タキシャル層がｐｎｐトランジスタのベース領域となっ
ているものである。
縦型トランジスタに近接する溝がコレクタ形成用の溝、
遠い溝がエミッタ形成用の溝である。
遠い溝がエミッタ形成用の溝である。
従来、横型ｐｎｐトランジスタのエミッタからｎ型エピ
タキシャル層に注入されるホールは本来のベース領域に
蓄積されるホール以外に、縦型ｎｐｎトランジスタに属
するｎ型エピタキシャル層に流れ、また横型ｐｎｐトラ
ンジスタのエミッタ直下の部分にも流れ、それぞれに第
４図に示すようにＡ、Ｂ、Ｃに蓄積される０本発明では
、コレクタ形成用の溝によって、縦型ｎｐＨに属するｎ
型エピタキシャル層に流れるホールは遮断される。従来
、横型ｐｎｐトランジスタのエミッタ直下にあったホー
ルの蓄積するｎ型エピタキシャル層は、エミッタ形成溝
力（ｎ型埋込層まで入りこんでいるため削除されホール
蓄積は生じない。
タキシャル層に注入されるホールは本来のベース領域に
蓄積されるホール以外に、縦型ｎｐｎトランジスタに属
するｎ型エピタキシャル層に流れ、また横型ｐｎｐトラ
ンジスタのエミッタ直下の部分にも流れ、それぞれに第
４図に示すようにＡ、Ｂ、Ｃに蓄積される０本発明では
、コレクタ形成用の溝によって、縦型ｎｐＨに属するｎ
型エピタキシャル層に流れるホールは遮断される。従来
、横型ｐｎｐトランジスタのエミッタ直下にあったホー
ルの蓄積するｎ型エピタキシャル層は、エミッタ形成溝
力（ｎ型埋込層まで入りこんでいるため削除されホール
蓄積は生じない。
次に本発明の実施例について図面を参照して説明する。
第１図（Ｌ）は本発明の第１実施例の断面図である０本
実施例は、ｐ型シリコン基板１．高濃度ｎ型埋込層２．
低濃度ｎ型エピタキシャル層からなる半導体基板に酸化
シリコン膜からなる絶縁膜５で埋設された素子分離用溝
４によって囲まれた素子領域に、高濃度ｎ型拡散領域１
０１ 、 Ｐ型拡散領域１０４．低濃度ｎ型エピタキ
シャル層３からなる縦型ｎｐｎトランジスタとポロンド
ープポリシリコンｌｌ０Ａ、ｌｌ０Ｂが埋設されている
溝６Ａ 、６Ｂを利用して形成した横型ｐｎｐトランジ
スタを配置した構造となっている。なお同図にて１０３
は抵抗補償用ｎ型拡散領域、 １００Ａ −１００Ｅは
電極接続用コンタクト穴である。
実施例は、ｐ型シリコン基板１．高濃度ｎ型埋込層２．
低濃度ｎ型エピタキシャル層からなる半導体基板に酸化
シリコン膜からなる絶縁膜５で埋設された素子分離用溝
４によって囲まれた素子領域に、高濃度ｎ型拡散領域１
０１ 、 Ｐ型拡散領域１０４．低濃度ｎ型エピタキ
シャル層３からなる縦型ｎｐｎトランジスタとポロンド
ープポリシリコンｌｌ０Ａ、ｌｌ０Ｂが埋設されている
溝６Ａ 、６Ｂを利用して形成した横型ｐｎｐトランジ
スタを配置した構造となっている。なお同図にて１０３
は抵抗補償用ｎ型拡散領域、 １００Ａ −１００Ｅは
電極接続用コンタクト穴である。
本実施例では後述の製造工程で示されるが、第１図（ａ
）で高濃度ｎ型埋込層２に到達するように形成された溝
６Ａ 、８Ｂ内に埋設されたポロンドープポリシリコン
ｌｌ０Ａ、１１０Ｂを拡散源とし、製造工程中の熱処理
によって形成された側面の高濃度ｐ型拡散領域１１１Ａ
、ＩＩＩＢがそれぞれ横型ｐｎｐトランジスタのエミッ
タ領域およびコレクタ領域になっている。縦型ｎｐｎト
ランジスタの低濃度ｎ型エピタキシャル層３と、横型ｐ
ｎｐ トランジスタのベース領域とは完全に溝６Ｂにて
遮断されているため、エミッタ（高濃度ｐ型拡散領域）
領域１１１Ａから注入されたホールは横型ｐｎｐトラン
ジスタのベース領域内のみに蓄積されるだけであり、縦
型ｎｐｎトランジスタのコレクタ領域には絶対に蓄積さ
れない、また横型ｐｎｐトランジスタのエミッタ領域直
下の低濃度ｎ型エピタキシャル層も絶無であるから、こ
の部分でのホール蓄積もない、つまり従来問題であった
ホールが蓄積される体積を著しく減少させることが出来
る。
）で高濃度ｎ型埋込層２に到達するように形成された溝
６Ａ 、８Ｂ内に埋設されたポロンドープポリシリコン
ｌｌ０Ａ、１１０Ｂを拡散源とし、製造工程中の熱処理
によって形成された側面の高濃度ｐ型拡散領域１１１Ａ
、ＩＩＩＢがそれぞれ横型ｐｎｐトランジスタのエミッ
タ領域およびコレクタ領域になっている。縦型ｎｐｎト
ランジスタの低濃度ｎ型エピタキシャル層３と、横型ｐ
ｎｐ トランジスタのベース領域とは完全に溝６Ｂにて
遮断されているため、エミッタ（高濃度ｐ型拡散領域）
領域１１１Ａから注入されたホールは横型ｐｎｐトラン
ジスタのベース領域内のみに蓄積されるだけであり、縦
型ｎｐｎトランジスタのコレクタ領域には絶対に蓄積さ
れない、また横型ｐｎｐトランジスタのエミッタ領域直
下の低濃度ｎ型エピタキシャル層も絶無であるから、こ
の部分でのホール蓄積もない、つまり従来問題であった
ホールが蓄積される体積を著しく減少させることが出来
る。
また、本実施例では横型ｐｎｐトランジスタのエミッタ
と高濃度ｎ型埋込層２が直かに接することになるが、ポ
ロンドープポリシリコン１１０Ａから拡散される高濃度
ポロンと高濃度ｎ型埋込層２のｎ型不純物とのコンペン
セーションが起こり極めて低濃度のｐ型拡散領域１１２
ＡＬか形成されない、従ってエミッタ注入効率が大幅に
低下するため縦型ｐｎｐトランジスタのβ、′が小さい
から、従来問題となっていた漏れ電流増大の点に対して
も大きな制約を与えることはない。
と高濃度ｎ型埋込層２が直かに接することになるが、ポ
ロンドープポリシリコン１１０Ａから拡散される高濃度
ポロンと高濃度ｎ型埋込層２のｎ型不純物とのコンペン
セーションが起こり極めて低濃度のｐ型拡散領域１１２
ＡＬか形成されない、従ってエミッタ注入効率が大幅に
低下するため縦型ｐｎｐトランジスタのβ、′が小さい
から、従来問題となっていた漏れ電流増大の点に対して
も大きな制約を与えることはない。
次に本実施例の製造方法について説明する。
まず第１図（ｂ）のように高濃度ｎ型埋込層２上に低濃
度ｎ型エピタキシャル層３を形成してから、絶縁ＩＩｇ
５にて埋設された素子分離用溝４を形成した半導体基板
上にホトレジスト膜７をマスクとし、絶縁膜５および低
濃度ｎ型エピタキシャル層３を順次リアクティブイオン
エッチ法（ＲＩＥ法）を用いてエツチングし、高濃度ｎ
型埋込層２に到達する溝６Ａ 、６Ｂを形成する。
度ｎ型エピタキシャル層３を形成してから、絶縁ＩＩｇ
５にて埋設された素子分離用溝４を形成した半導体基板
上にホトレジスト膜７をマスクとし、絶縁膜５および低
濃度ｎ型エピタキシャル層３を順次リアクティブイオン
エッチ法（ＲＩＥ法）を用いてエツチングし、高濃度ｎ
型埋込層２に到達する溝６Ａ 、６Ｂを形成する。
次に第１図（Ｃ）に示すようにホトレジスト膜７を除去
し、全面にポロンドープポリシリコンを表面が完全に平
坦化されるまで成長させた後、ＲＩＥ法を用いてエッチ
バックし、溝６Ａ 、６Ｂ内以外のポリシリコン膜を除
去する。この段階で溝６Ａ、６Ｂは完全にポロンドープ
ポリシリコンｌｌ０Ａ、ｌｌ０Ｂで埋設されることにな
り、この状態でスチーム酸化を施こすと表面は酸化膜５
′で覆われ、内部にはポロンドープポリシリコンｌｌ０
Ａ、ｌｌ０Ｂで埋設された溝６Ａ 、６Ｂが形成される
。
し、全面にポロンドープポリシリコンを表面が完全に平
坦化されるまで成長させた後、ＲＩＥ法を用いてエッチ
バックし、溝６Ａ 、６Ｂ内以外のポリシリコン膜を除
去する。この段階で溝６Ａ、６Ｂは完全にポロンドープ
ポリシリコンｌｌ０Ａ、ｌｌ０Ｂで埋設されることにな
り、この状態でスチーム酸化を施こすと表面は酸化膜５
′で覆われ、内部にはポロンドープポリシリコンｌｌ０
Ａ、ｌｌ０Ｂで埋設された溝６Ａ 、６Ｂが形成される
。
上記工程のスチーム酸化時に加わる熱により、ポロンド
ープポリシリコンｌｌ０Ａ、ｌｌ０Ｂからポロン原子が
拡散し、溝６Ａ 、６Ｂの側面に高濃度ｐ型拡散領域１
１１Ａ、ＩＩＩＢが形成される。このとき溝６Ａ 、６
Ｂの底面の高濃度ｎ型埋込層２と接する部分では、コン
ペンセーションにより低濃度ｐ型領域１１２Ａ、１１２
Ｂとなる。
ープポリシリコンｌｌ０Ａ、ｌｌ０Ｂからポロン原子が
拡散し、溝６Ａ 、６Ｂの側面に高濃度ｐ型拡散領域１
１１Ａ、ＩＩＩＢが形成される。このとき溝６Ａ 、６
Ｂの底面の高濃度ｎ型埋込層２と接する部分では、コン
ペンセーションにより低濃度ｐ型領域１１２Ａ、１１２
Ｂとなる。
次いで第１図（ｄ）に示すように、イオン注入法等を用
いて抵抗補償用ｎ型拡散領域１０３ 。
いて抵抗補償用ｎ型拡散領域１０３ 。
ｐ型拡散領域１０４．高濃度ｎ型拡散領域１０１を順次
形成する。このときｐ型拡散領域１Ｇ４と高濃度ｐ型拡
散領域１１１Ｂが接するように形成される。最後に電極
接続用コンタクト穴１０ＱＡ −１００Ｅを開孔するこ
とで第１図（ａ）のように完成される。第１図（ａ）に
おいて溝６Ａ、６Ｂの側壁に形成され、互いに対向する
高濃度拡散領域１１１ＡおよびＩＩＩＢがそれぞれ横型
ｐｎｐ トランジスタのエミッタ領域およびコレクタ領
域となる。
形成する。このときｐ型拡散領域１Ｇ４と高濃度ｐ型拡
散領域１１１Ｂが接するように形成される。最後に電極
接続用コンタクト穴１０ＱＡ −１００Ｅを開孔するこ
とで第１図（ａ）のように完成される。第１図（ａ）に
おいて溝６Ａ、６Ｂの側壁に形成され、互いに対向する
高濃度拡散領域１１１ＡおよびＩＩＩＢがそれぞれ横型
ｐｎｐ トランジスタのエミッタ領域およびコレクタ領
域となる。
第１実施例において、横型ｐ、ｎｐトランジスタの土ミ
ッタ直下の高濃度ｎ型埋込層２．ｐ型シリコン基板１の
ために生ずる寄性的な縦型ｐｎｐトランジスタは、溝６
Ａの底面に生じた低濃度ｐ型拡散領域１１２Ａがエミッ
タ領域であるためβＰ′が小さく漏れ電流の問題の制約
が少ないことを述べた。しかし、それでもβＰ′が問題
になるような特性を要求される場合に対しては、第２実
施例として、第２図（＆）に示すように、溝底部に酸化
シリコン膜１０を形成する。この第２実施例の製造方法
は、第１図（ｂ）の状態からホトレジスト膜７を除去し
た後、全面にシリコン窒化膜を成長させＲＩＥ法を用い
て、溝の側壁のシリコン窒化［９以外のシリコン窒化膜
をエツチングする０次いで酸化することにより第２図（
ｂ）に示すように、溝６Ａ 、６Ｂの底部にのみ酸化シ
リコン膜１０を形成する０次に側壁のシリコン窒化Ｗｉ
９を熟リン酸等で除去する。以降は第１実施例で説明し
４た方法を用いることで第２図（ａ）のように形成で
きる。
ッタ直下の高濃度ｎ型埋込層２．ｐ型シリコン基板１の
ために生ずる寄性的な縦型ｐｎｐトランジスタは、溝６
Ａの底面に生じた低濃度ｐ型拡散領域１１２Ａがエミッ
タ領域であるためβＰ′が小さく漏れ電流の問題の制約
が少ないことを述べた。しかし、それでもβＰ′が問題
になるような特性を要求される場合に対しては、第２実
施例として、第２図（＆）に示すように、溝底部に酸化
シリコン膜１０を形成する。この第２実施例の製造方法
は、第１図（ｂ）の状態からホトレジスト膜７を除去し
た後、全面にシリコン窒化膜を成長させＲＩＥ法を用い
て、溝の側壁のシリコン窒化［９以外のシリコン窒化膜
をエツチングする０次いで酸化することにより第２図（
ｂ）に示すように、溝６Ａ 、６Ｂの底部にのみ酸化シ
リコン膜１０を形成する０次に側壁のシリコン窒化Ｗｉ
９を熟リン酸等で除去する。以降は第１実施例で説明し
４た方法を用いることで第２図（ａ）のように形成で
きる。
以上説明したように、ドライバがｎｐｎトランジスタ、
負荷がｐｎｐトランジスタであるインバータにおいて、
前者を縦型、後者を横型に同一半導体基板上に形成する
場合に、本発明によれば特性悪化の主因であった、ｐｎ
ｐトランジスタのエミッタからのホール注入によるホー
ル蓄積効果を大幅に減少させることができた。
負荷がｐｎｐトランジスタであるインバータにおいて、
前者を縦型、後者を横型に同一半導体基板上に形成する
場合に、本発明によれば特性悪化の主因であった、ｐｎ
ｐトランジスタのエミッタからのホール注入によるホー
ル蓄積効果を大幅に減少させることができた。
また、本発明の構造では横型トランジスタのエミッタ領
域の直下に縦方向に形成される寄性的なｐｎｐトランジ
スタの電流増幅率は極端に低下されるので、シリコン基
板の漏れ電流は殆どない。
域の直下に縦方向に形成される寄性的なｐｎｐトランジ
スタの電流増幅率は極端に低下されるので、シリコン基
板の漏れ電流は殆どない。
上記諸性性の改善により、対になったインバータをフリ
ップフロップ構成としたバイポーラメモリに、本発明を
適用することにより、その高速、低消費電力化に寄与す
ることが大きい。
ップフロップ構成としたバイポーラメモリに、本発明を
適用することにより、その高速、低消費電力化に寄与す
ることが大きい。
第１図、第２図は本発明の第１実施例および第２実施例
を説明するための断面図、第３図はバイポーラメモリの
メモリセルの回路図、第４図は従来例の断面図である。 １・・・ｐ型シリコン基板、 ２・・・高濃度ｎ型拡散層、 ３・・・低濃度ｎ型エピタキシャル層、１０・・・酸化
シリコン膜、 １０１・・・高濃度ｎ型拡散曽域、 １０２．１０４・・・ｐ型拡散層、 １０３・・・抵抗補償用ｎ型拡散層、 １１０Ａ、ｌｌ０Ｂ・・・ポロンドープポリシリコン、
１１１Ａ、ＩＩＩＢ、１１２・・・高濃度Ｐ型拡散領域
、１１２Ａ、１１２Ｂ・・・低濃度ｐ型拡散領域。 特許出願人 日本電気株式会社 代理人 弁理士 内 原 晋第１図モの
１ （ａ１
を説明するための断面図、第３図はバイポーラメモリの
メモリセルの回路図、第４図は従来例の断面図である。 １・・・ｐ型シリコン基板、 ２・・・高濃度ｎ型拡散層、 ３・・・低濃度ｎ型エピタキシャル層、１０・・・酸化
シリコン膜、 １０１・・・高濃度ｎ型拡散曽域、 １０２．１０４・・・ｐ型拡散層、 １０３・・・抵抗補償用ｎ型拡散層、 １１０Ａ、ｌｌ０Ｂ・・・ポロンドープポリシリコン、
１１１Ａ、ＩＩＩＢ、１１２・・・高濃度Ｐ型拡散領域
、１１２Ａ、１１２Ｂ・・・低濃度ｐ型拡散領域。 特許出願人 日本電気株式会社 代理人 弁理士 内 原 晋第１図モの
１ （ａ１
Claims (1)
- ｎｐｎトランジスタをドライバ、ｐｎｐトランジスタを
負荷とするインバータにおいて、ｐ型基板およびｎ型埋
込層を共通とし、前記ｎ型埋込層上に成長させたｎ型エ
ピタキシャル層内に、ｎｐｎトランジスタが縦型に、ｐ
ｎｐトランジスタが横型に形成されていて、ｐｎｐトラ
ンジスタのエミッタ・コレクタは、それぞれ半導体基板
上からｎ型エピタキシャル層を貫通するが、ｎ型埋込層
を貫通しないように掘られた溝内に、埋設されたｐ型不
純物を含むポリシリコンであって、熱処理によって溝側
面に拡散形成されたｐ型領域がエミッタ領域、コレクタ
領域となり、その間のｎ型エピタキシャル層がｐｎｐト
ランジスタのベース領域となっていることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086514A JPH01258462A (ja) | 1988-04-08 | 1988-04-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086514A JPH01258462A (ja) | 1988-04-08 | 1988-04-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01258462A true JPH01258462A (ja) | 1989-10-16 |
Family
ID=13889094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63086514A Pending JPH01258462A (ja) | 1988-04-08 | 1988-04-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01258462A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5777376A (en) * | 1995-06-01 | 1998-07-07 | Siemens Aktiengesellschaft | Pnp-type bipolar transistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167459A (ja) * | 1984-02-10 | 1985-08-30 | Hitachi Ltd | 半導体装置とその製造方法 |
| JPS62266866A (ja) * | 1986-05-14 | 1987-11-19 | Fujitsu Ltd | 半導体記憶装置 |
-
1988
- 1988-04-08 JP JP63086514A patent/JPH01258462A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167459A (ja) * | 1984-02-10 | 1985-08-30 | Hitachi Ltd | 半導体装置とその製造方法 |
| JPS62266866A (ja) * | 1986-05-14 | 1987-11-19 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5777376A (en) * | 1995-06-01 | 1998-07-07 | Siemens Aktiengesellschaft | Pnp-type bipolar transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5550396A (en) | Vertical field effect transistor with a trench structure | |
| US6768168B1 (en) | Insulated gate semiconductor device with low on voltage and manufacturing method thereof | |
| US5008723A (en) | MOS thin film transistor | |
| US6376897B2 (en) | Lateral bipolar transistor formed on an insulating layer | |
| US4539742A (en) | Semiconductor device and method for manufacturing the same | |
| JPH0626253B2 (ja) | 長さの短い拡散領域を含む半導体素子の製造方法 | |
| KR0134887B1 (ko) | 쌍극성 트랜지스터 및 그 제조방법 | |
| JPH03109775A (ja) | 絶縁ゲート型半導体装置 | |
| JPS6233750B2 (ja) | ||
| JPH01258462A (ja) | 半導体装置 | |
| US5016075A (en) | Semiconductor memory device | |
| JPH0447463B2 (ja) | ||
| US4990461A (en) | Method of making a semiconductor integrated circuit device having resistance elements | |
| JPS6258678A (ja) | トランジスタ | |
| JPH07161841A (ja) | 半導体記憶装置 | |
| JPH0416443Y2 (ja) | ||
| KR100265844B1 (ko) | 반도체 소자의 소오스 콘택 형성 방법 | |
| JPS63244676A (ja) | バイポ−ラ記憶装置 | |
| JPH02152240A (ja) | 半導体装置の製造方法 | |
| JPH02105456A (ja) | 半導体装置 | |
| JPH0682792B2 (ja) | 半導体記憶装置 | |
| JPS63127568A (ja) | 半導体集積回路装置 | |
| JPS63232460A (ja) | 半導体記憶装置 | |
| JPS6155781B2 (ja) | ||
| JPH01189173A (ja) | 半導体装置 |