JPS60167459A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置に関し、主に高微細化横形トランジ
スタ技術ｌこ関する。

〔背景技術〕

バイポーラメモリ半導体装置においては、通常のバイポ
ーラｎｐｎ　）ランジスタと横形ｐｎｐ　トランジスタ
とを相補的に接続してメモリセルを構成している。メモ
リ半導体装置の高集積化、小形化に従い、メモリセルに
おいて微小化されしかも高い増幅率ｈＦＥをもつトラン
ジスタが要求されるが、特に横形トランジスタの場合プ
ロセス上下記の問題があることが発明者によりあきらか
とされた。

これまで横形ｐｎｐ　ｔ−ランジスタを形成する場合、
第１図に示すように例えばベースとなるｎ型８　ｉ　（
シリ：ｒ　ン）　、１′−導体基体（ｎｍＴ−ピタキシ
？ルＳｉ層）１の表面にシリコン窒化膜（Ｓｉ、Ｎ、）
等のマスク２を介してボロン（Ｂ）をイオン打込み拡散
することにより、コレクタ及びエミッタとなるｐ型拡散
層３を形成している。ここでトランジスタのｈＦＥを向
上するためにはベース幅ｄが小さくなるようにｐ型拡散
層３の拡散深さＸｊを十分とる必要がある。しかし、そ
のためにはｎ型エピタキシャルＳｉ層１を十分に厚く、
また横形ｐｎｐ　）−ランジスタの耐圧を劣化させない
ためにシリコン窒化膜等のマスク幅ｅを十分にとる必要
がある。しかし、これはメモリの微細化に相反するとい
う問題点があることが発明者によりあきらかとされた。

〔発明の目的〕

本発明は上記したごとき横形トランジスタの微細化によ
って生じる問題を解決するためのものであり、本発明の
一つの目的は微小化と同時に増幅率などの緒特性の向上
が達成できる横形トランジスタを提供することにある。

本発明の他の目的はバイポーラメモリの高性能化にある
。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、ｎ型ｆ３ｉ半導体基体をベースとし、その表
面にそって対向する２つのｐ型頭域をコレクタ及びエミ
ッタとする横形ｐｎｐ　ｌ−ランジスタが形成される半
導体装置において、上記ｐ型頭域はｎ型Ｓｉ半導体基体
の主面に対して直角な側面をもつＵｐ内に堆積されたポ
リ（多結晶）ｓｊｈこのポＩＪ　Ｓ　ｉ側面からのｐ型
拡散層とから成り、さらに上記ｎ型Ｓｔ基体内にはｐ型
頭域の底部に接するｎ＋型埋込層を有することにより、
横形（ラテラル）ｐｎｐ）ランジスタの対向面積を大き
く形成し、ｈＦＦ、を向上させることができ前記目的を
達成できる。

〔実施例１〕 第２図乃至第１０図は本発明の一実施例の工程フローを
示すものである。その特徴とするところは、ｎ型Ｓｉ層
を表面に有する半導体基体にＵ溝を掘り、その溝内にｐ
型不純物をドーピングしたポリ（ｐ　ｏ　Ｊｙ　）　Ｓ
ｒを堆積した後、そのｐｏＪｙ−８ｊからｎエピタキシ
ャル層にｐ型拡散して、ラテラルｐｎｐ　トランジスタ
を形成した。以下各工程に従って詳細に説明する。

（１）第２図に示すように、ｐ−型Ｓｉ結晶基板５の上
にｎ＋型埋込層４を介して厚さｈ（約１μｍ）のｎ−型
Ｓｉ層１をエピタキシャル成長させたものを用意する。

（２）　ｎ−型Ｓｉ層１の表面を熱酸化して第３図に示
すように酸化膜（ｓｔｏ２）６を生成し、次いでＳｉ窒
化膜（Ｓｉ、Ｎ、）７を堆積させる。

（３）ホトレジストをパターニング処理して第４図に示
すようにマスク８を形成し、プラズマエッチを行って窒
化［７，酸化膜６を順次窓開エッチする。

（４）　上記窒化膜７等をマスクにシリコン層１をドラ
イエッチし、第５図に示すようにｎ＋型埋込層４に達す
る溝幅ａが２μｍ程度のＵ溝９を掘る。

このシリコンのドライエッチは例えばＣＣｊ２４−１−
Ｏｘ（１０％）のエッチャントを用いた反応性イオンエ
ッチを行い、基体主面に対しほぼ直角な側面をもつ狭い
Ｕｌｌをあけることになる。

なお、隣り合う２つのＵ溝の間隔すは２μｍ程度である
。

（５）アクセプタたとえばボロン（Ｂ）をドーピングし
たシリコンを埋積し、第６図に示すようにＵ溝９をポリ
シリコン層１０で埋め込む。

（６）　次いでアニーリングすることにより第７図に示
すようにＵ溝９のポリシリコン層１０中のポロンを隣接
するｎ−型シリコン層１中に拡散してｐ型拡散１１を形
成する。

（７）　エッチバック等によりポリシリコンの平坦化処
理を行って第８図に示すように窒化膜の上の不要なポリ
シリコンを取除き、Ｕ溝内のポリシリコン１２のみを残
す。

（８）ホトレジスト１３を用いて第９図に示すようにｎ
−型シリコン層１上の窒化膜７を窓開エッチした後、ド
ナ、たとえばリン（Ｐ）をイオン打込み、拡散してベー
ス取出し部となるｎ＋型層１４をｎ＋型埋込層４に達す
るように形成する。

（９）　ホトレジストマスク１３を取り除き、コンタク
トホトエッチ後、アルミニウムを蒸着（又はスパッタ）
シ、ホトレジスト（図示せず）によるパターニングを行
って第１０図に示すようにアルミニウム電極（又は配線
）１５を設ける。

（１））以上のプロセスにより、ｎ型シリコン層をベー
スとし、Ｕ溝内のポリシリコンからの不純物によるｐ型
拡散層１１をコレクタ及びエミッタとする横形ｐｎｐ　
トランジスタが完成する。

第１１図は各拡散層の実際的な配置パターンと電極取出
しの形態を正面断面斜面図をもって示すものである。

〔効　果〕

上記実施例で述べた本発明によれば下記のよう・に効果
が得られる。

（１）コレクタ、エミッタのためのｐ型領域は基体主面
に対して直角な側面から横方向への不純物拡散１こよっ
て形成されることにより、横形ｐｎｐ　トランジスタの
対向面積を大きく、またベース幅ｄを小さくしてｐｎｐ
　トランジスタのｈＦＥを向上することができる。

（２）　コレクタ、エミッタのためのｐ型領域を形成す
るための拡散源は基体の表面に掘ったＵ溝にポリシリコ
ンを埋めこんだものであり、このポリシリコンにドーピ
ングした不純物の種類、濃度、拡散時間によって任意の
拡散深さＸｊになるようにコントロールできる。

（３）ポリシリコンを埋めこむためのＵ溝は基体に対し
ドライエッチにより形成することにより、基体に対し直
角の側面を有する微小の幅のＵ溝を形成することができ
、超微細化したメモリを実現できる。

〔実施例２〕 第１２図乃至第２０図は本発明の他の一実施例を示すも
のであり、ｎ型Ｓｉ層を表面に有する半導体基体の一部
に横形ｐｎｐ　トランジスタのコレクタ、エミッタを形
成するポリシリコンを埋めこむためのＵ溝を形成し、上
記基体の一部にアイソレーション用Ｕ形溝を形成する工
程をも含むプロセスの工程断面図である。

（１）第１２図に示すようにｐ−型８１基板５の上にｎ
＋型埋込層４を介して厚さ約１μｍのｎ−型８１層１を
エピタキシャル成長させた半導体基体を用意し、表面に
生成した酸化膜６．窒化膜７の一部をホトレジスト膜８
により除去する。

（２）第１３図に示すように、ホトレジストマスク１６
を用いて酸化膜６の一部を取除きアイソレーション部と
なるべき部分のｎ型Ｓｉ層１を露出する。

（３）酸化膜６及び窒化膜７をマスクとしてドライエッ
チを行い、第１４図に示すようにアイソレーション部に
Ｕ溝１７を適当な深さに掘る。

（４）　酸化膜６をエッチし、窒化膜７をマスクとして
反応性イオンエッチによるドライエッチを行い、第１５
図に示すように横形トランジスタのコレクタ、エミッタ
拡散源となるポリシリコンを埋込むためのＵ溝１８を掘
るとともに、アイソレーション部のＵ溝１７をさらに深
く掘ってｎ＋型埋込層４を貫き、ｐ型基板５に到達する
溝とする。

（５）第１６図に示すようにＵ溝の内面を覆う新たな酸
化膜１９及び窒化膜２０を堆積する。

（６）反応性イオンエッチによるドライエッチを行って
各Ｕ溝１７，１８底部の窒化膜２０．酸化膜１９を取り
除いた後、第１７図に示すようにホトレジスト膜２１を
写真処理し浅いＵ溝のみが露出するようにのこして、化
学液エッチを行い表面及び横形トランジスタ側のＵ溝内
面の窒化ＵＸ２０等を取り除く。さらに、窒化膜７をマ
スクとして、溝１８側面の８４０２’膜をエツチングに
より取り除く。

（７）　ボロン（Ｂ）をドーピングしたポリシリコンを
堆積し、第１・８図に示すようにすべてのＵ溝１８゜１
９内にポリシリコン１０を埋め込む。

（８）ポリシリコン表面を平坦化エッチし、Ｕ溝のポリ
シリコン１２上面に新たに酸化膜２２．窒化膜２３を形
成した後アイソレーション部の表面の窒化膜を取除き、
ウェット酸化を行うことにより第１９図に示すようにア
イソレーション部のポリシリコン上部酸化膜２４を形成
する。これと同時に、Ｕ溝内のポリシリコン１２中に含
まれているボロンをシリコン層内に拡散することにより
、横形ｐｎｐ　トランジスタのコレクタ、エミッタとな
るｐ型層１１を形成し、アイソレーション部のポリシリ
コン層２６下部にチャンネルストッパとなるｐ型層２５
を形成することによりアイソレーション部を完成する。

第２０図は一つの基板上にアイソレーション部（２６）
により隔てられた横形ｐｎｆ）　トランジスタと通常の
ｎｐｎ　ｌ−ランジスタを有する相補形トランジスタの
例を示し、このうち横形ｐｎｐ　トランジスタは前記実
施例１及び実施例２のプロセスを利用したものであり、
それらの構成部分でＥ記実施例と共通する部分は同じ指
示番号を用いである。

同図のｎｐｎ　トランジスタはｎ型層表面からのボロン
（Ｂ）イオン打込み拡散によるｎ型コレクタ取出し部２
７．同じくボロン（Ｂ）拡散によるｐ型ベース層２８及
びヒ素（Ａｓ）部分拡散によるｎ＋型エミッタ２９から
構成される。３０はベース領域とコレクタ取出し部との
間を分離するためＵ溝を用いたアイソレーション部であ
る。このＵ溝内の側面及び底面には酸化膜及び窒化膜が
形成され、ポリシリコンが埋込まれている。

〔効　果〕

上記の実施例で述べた本発明によれば下記のように効果
が得られる。

（１）　横形ｐｎｐ　）ランジスタにおいてコレクタ。

エミッタの対向面積を太きくＬ／、ｈＦ［を向上できる
点は実施例１の場合と同様である。

（２）　アイソレーション部をコレクタ、エミッタ拡散
のためのＵ溝と同じプロセスで形成するととｌこより簡
単なプロセスで形成できる。

＋３１　ＵＳを使用して素子分離、横形ｐｎｐ　トラン
ジスタのコレクタ、エミッタ及び縦形ｎｐｎ　）ランジ
スタのベース・コレクタ電極取出し部を２０行なってい
るため、すべてについての横方向への拡がりを防止する
ことができ、高集積化、超微細化された素子が得られる
。

（４）上記＋１１１２１よりバイポーラメモリの読み出
し、書き込み特性を向上させることができる。

（５）チャンネルストッパとコレクタ及びエミッタのｐ
型拡散層を同時に拡散することにより、形成でき、プロ
セスが複雑化しない。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

〔利用分野〕

本発明は横形トランジスタを有するバイポーラ半導体装
置一般に応用でき、特に高微細化バイポーラメモリに適
用して有効である。

【図面の簡単な説明】

第１図は従来の横形ｐｎｐ　）ランジスタの例を示す断
面図である。 第２図乃至第１１図は本発明の一実施例を示し、このう
ち第２図乃至第１０図は横形ｐｎｐ　トランジスタの製
造プロセスの工程断面図、第１１図は完成した横形ｐｎ
ｐ　）ランジスタの拡散層の構造を示す正面断面斜面図
である。 第１２図乃至第１９図は本発明の他の一実施例を示し、
横形ｐｎｐ　ｌ−ランジスタとアイソレーション部を同
時に形成するプロセスの工程断面部である。 第２０図は本発明の他の一実施例を示し、一つの基体に
横形Ｐｎｐ　）ランジスタとｎｐｎ　）ランジスタの形
成されたバイポーラメモリの断面図である。

Claims (1)

1. 【特許請求の範囲】 ■、第１導電型半導体基体をベースとし、その表面に垂
   直に対向する２つの第２導電型領域をコレクタ及びエミ
   ッタとする横形トランジスタが形成された半導体装置で
   あって、上記第２導電型領域は第１導電型半導体基体の
   主面に対して直角な側面をもつＵ溝内に堆積された多結
   晶半導体層と、この多結晶半導体層の側面からの拡散さ
   れた第２導電型拡散層とから成ることを特徴とする半導
   体装置。 ２　第１導電型半導体基体内には前記第２導電型領域の
   底部に接する第１導電型高濃度埋込層を有する特許請求
   の範囲第１項に記載の半導体装置。 ８、少なくとも表面に第１導電型半導体層を有し、その
   直下に接して第１導電型高濃度埋込層を有する半導体基
   体を形成する工程と、上記第１導電型半導体層表面にそ
   の妻面と直角な側面をもつ複数のＵ＠を掘る工程と、）
   ＝ｉｉｃ！Ｕ溝内に＠２導電型不純物のドープされた多
   結晶半導体層を堆積する工程と、この多結晶半導体層の
   上記側面より第１導電型層内に第２導電型不純物を拡散
   してコレクタ及びベースを形成する工程と、Ｆ記Ｕ溝の
   形成されない第１導電型半導体層表面の一部に高濃度第
   １導電型不純物を拡散してベース重重し部を形成する工
   程と力）らなる半導体装置の製造方法。 ４．１記Ｕ溝を半導体基体に掘るにあたっては、異方性
   ドライエツチング法により行う特許請求の範囲第３項に
   記載の半導体装置の製造方法。