JPH042168A - Ｍｏｓ型電界効果トランジスタ及びその製造方法 - Google Patents
Ｍｏｓ型電界効果トランジスタ及びその製造方法Info
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- JPH042168A JPH042168A JP10355290A JP10355290A JPH042168A JP H042168 A JPH042168 A JP H042168A JP 10355290 A JP10355290 A JP 10355290A JP 10355290 A JP10355290 A JP 10355290A JP H042168 A JPH042168 A JP H042168A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段
作用
実施例
構造の第１の実施例の側断面図、（第１図）構造の第２
の実施例の側断面図、（第２図）方法の第１の実施例の
工程断面図、 （第３図） 方法に係る第２の実施例の工程断面図、（第４図） 発明の効果 〔概 要〕 ＭＯＳ型電界効果トランジスタ及びその製造方法、特に
表面チャネルを有するｐチャネル型ＭＯＳ電界効果トラ
ンジスタの改良及びその製造方法に関し、 ショートチャネル化した際に、ショートチャネル効果の
防止と、高速化が共に達成され、且つ安定な閾値電圧が
得られるｐＭＯＳＦＥＴの構造及びその製造方法の提供
を目的とし、 ｎ型半導体基体の表面部に相離間して形成された対にな
るｐ型ソース領域及びＰ型ドレイン領域と、ゲート絶縁
膜を介し該ソース領域と該ドレイン領域の離間部上を覆
って配設されたｐ型シリコンよりなるゲート電極とを有
し、該ｐ型シリコンゲート電極の表面が、該ｐ型シリコ
ンゲート電極の上面若しくは全面上に設けられた高融点
金属若しくはその珪化物よりなる拡散バリア層を介して
、燐ドープのｎ型シリコン層で覆われてなる構成を有す
るＭＯ５型電界効果トランジスタ、及び、ｎ型半導体基
体上にゲート絶縁膜を形成する工程と、該ゲート絶縁膜
上に、ｎ型シリコン層と、高融点金属若しくはその珪化
物からなる第１の拡散バリア層と、燐ドープの第１のｎ
型シリコン層を順次堆積する工程と、該燐ドープの第１
のｎ型シリコン層、該第１の拡散バリア属及び該ｎ型シ
リコン層をゲート電極形状に一層パターニングする工程
と、該ゲート電極形状パターンの少なくとも側面を燐ド
ープの第２のｎ型シリコン層により覆う工程とを含む構
成を有するＭＯＳ型電界効果トランジスタの製造方法。
の実施例の側断面図、（第２図）方法の第１の実施例の
工程断面図、 （第３図） 方法に係る第２の実施例の工程断面図、（第４図） 発明の効果 〔概 要〕 ＭＯＳ型電界効果トランジスタ及びその製造方法、特に
表面チャネルを有するｐチャネル型ＭＯＳ電界効果トラ
ンジスタの改良及びその製造方法に関し、 ショートチャネル化した際に、ショートチャネル効果の
防止と、高速化が共に達成され、且つ安定な閾値電圧が
得られるｐＭＯＳＦＥＴの構造及びその製造方法の提供
を目的とし、 ｎ型半導体基体の表面部に相離間して形成された対にな
るｐ型ソース領域及びＰ型ドレイン領域と、ゲート絶縁
膜を介し該ソース領域と該ドレイン領域の離間部上を覆
って配設されたｐ型シリコンよりなるゲート電極とを有
し、該ｐ型シリコンゲート電極の表面が、該ｐ型シリコ
ンゲート電極の上面若しくは全面上に設けられた高融点
金属若しくはその珪化物よりなる拡散バリア層を介して
、燐ドープのｎ型シリコン層で覆われてなる構成を有す
るＭＯ５型電界効果トランジスタ、及び、ｎ型半導体基
体上にゲート絶縁膜を形成する工程と、該ゲート絶縁膜
上に、ｎ型シリコン層と、高融点金属若しくはその珪化
物からなる第１の拡散バリア層と、燐ドープの第１のｎ
型シリコン層を順次堆積する工程と、該燐ドープの第１
のｎ型シリコン層、該第１の拡散バリア属及び該ｎ型シ
リコン層をゲート電極形状に一層パターニングする工程
と、該ゲート電極形状パターンの少なくとも側面を燐ド
ープの第２のｎ型シリコン層により覆う工程とを含む構
成を有するＭＯＳ型電界効果トランジスタの製造方法。
本発明はＭＯＳ型電界効果トランジスタ及びその製造方
法、特に表面チャネルを有するＰチャネル型ＭＯＳ電界
効果トランジスタの改良及びその製造方法に関する。
法、特に表面チャネルを有するＰチャネル型ＭＯＳ電界
効果トランジスタの改良及びその製造方法に関する。
近年、ＬＳＩの集積度は一層高まりつつあり、ロジック
或いはメモリ等の周辺回路に主として用いられるＰチャ
ネルＭＯＳ電界効果トランジスタ（ｐＭＯＳＦＥＴ）に
おいても、素子の微細化が要求されている。
或いはメモリ等の周辺回路に主として用いられるＰチャ
ネルＭＯＳ電界効果トランジスタ（ｐＭＯＳＦＥＴ）に
おいても、素子の微細化が要求されている。
そこで素子が微細化された際に、ショートチャネル効果
によるソース−ドレイン間耐圧の劣化を生じ難く、且つ
安定した閾値特性の得られるｐＭＯＳＦＥＴが要望され
る。
によるソース−ドレイン間耐圧の劣化を生じ難く、且つ
安定した閾値特性の得られるｐＭＯＳＦＥＴが要望され
る。
ｐＭＯＳＦＥＴにおいては、キャリアであるホールの易
動度が小さいために、表面チャネル型にしてキャリアの
表面散乱が加わった際には、その動作速度がｎＭＯＳＦ
ＥＴに比べて著しく遅くなる。そのため、従来ｐＭＯＳ
ＦＥＴにおいては、キャリアの表面散乱をなくして動作
速度遅延の軽減を図った埋込みチャネル型の素子が一般
に用いられていた。
動度が小さいために、表面チャネル型にしてキャリアの
表面散乱が加わった際には、その動作速度がｎＭＯＳＦ
ＥＴに比べて著しく遅くなる。そのため、従来ｐＭＯＳ
ＦＥＴにおいては、キャリアの表面散乱をなくして動作
速度遅延の軽減を図った埋込みチャネル型の素子が一般
に用いられていた。
第５図は上記埋込みチャネル型のｐＭＯＳＦＥＴの模式
断面図で、図中、５１はｎ型シリコン（Ｓｉ）基体、５
２はフィールド酸化膜、５３はｎ１型チヤネルストツパ
、５４はゲート酸化膜、５５はｎ゛型ポリＳｉゲート電
極、５６はｐ−型埋込みチャネル層、５７Ｓはｐ゛型ソ
ース領域、５７Ｄはｐ＋型トドレイン領域示す。
断面図で、図中、５１はｎ型シリコン（Ｓｉ）基体、５
２はフィールド酸化膜、５３はｎ１型チヤネルストツパ
、５４はゲート酸化膜、５５はｎ゛型ポリＳｉゲート電
極、５６はｐ−型埋込みチャネル層、５７Ｓはｐ゛型ソ
ース領域、５７Ｄはｐ＋型トドレイン領域示す。
しかし、上記埋込みチャネルを有するｐＭＯＳＦＥＴに
おいては、高濃度のソース及びドレイン領域５７Ｓ 、
５７Ｄと同導電型低濃度の埋込みチャネル層５６が直に
接するために高濃度のソース及びドレイン領域５７Ｓ
、５７Ｄから図示のように多数キャリア（ｈ）のチャネ
ル領域５６への滲み出しがあって、実効チャネル長（ｃ
ｈ）が狭めらるので、素子がショートチャネル化された
際には、上記滲み出し領域間の距離が極度に近づいて、
パンチスルーによるソース−ドレイン間耐圧の低下が非
常に起こり易くなる。そこで従来は、更に第６図に示す
ように、ｐ−型埋込みチャネル層５６とＰ゛型ソース領
域５７Ｓ及びＰ゛型ドレイン領域５７Ｄとの界面にｎ−
型パンチスルーストッパ５８を設けてソース、ドレイン
領域５７Ｓ 、５７Ｄのチャネル領域側端部にｐｎ接合
を形成させ、ｎ−型パンチスルーストッパ５８内を空乏
化することによって、ソース−ドレイン間耐圧の向上が
図られていた。
おいては、高濃度のソース及びドレイン領域５７Ｓ 、
５７Ｄと同導電型低濃度の埋込みチャネル層５６が直に
接するために高濃度のソース及びドレイン領域５７Ｓ
、５７Ｄから図示のように多数キャリア（ｈ）のチャネ
ル領域５６への滲み出しがあって、実効チャネル長（ｃ
ｈ）が狭めらるので、素子がショートチャネル化された
際には、上記滲み出し領域間の距離が極度に近づいて、
パンチスルーによるソース−ドレイン間耐圧の低下が非
常に起こり易くなる。そこで従来は、更に第６図に示す
ように、ｐ−型埋込みチャネル層５６とＰ゛型ソース領
域５７Ｓ及びＰ゛型ドレイン領域５７Ｄとの界面にｎ−
型パンチスルーストッパ５８を設けてソース、ドレイン
領域５７Ｓ 、５７Ｄのチャネル領域側端部にｐｎ接合
を形成させ、ｎ−型パンチスルーストッパ５８内を空乏
化することによって、ソース−ドレイン間耐圧の向上が
図られていた。
しかしこの構造においてはＦＥＴがオンした状態におい
て、実効のチャネル部とソース及びドレイン領域５７Ｓ
、５７Ｄとの間にそれぞれｎ−型パンチスルーストツ
バ５８による空乏層のために高抵抗領域が介在するので
チャネル抵抗が増大し、その分、動作速度が低下すると
いう問題を生ずる。
て、実効のチャネル部とソース及びドレイン領域５７Ｓ
、５７Ｄとの間にそれぞれｎ−型パンチスルーストツ
バ５８による空乏層のために高抵抗領域が介在するので
チャネル抵抗が増大し、その分、動作速度が低下すると
いう問題を生ずる。
上記のように、ｐＭＯＳＦＥＴにおいて従来−般に用い
られていた埋込みチャネル型のｐＭＯＳＦＥＴにおいて
は、ショートチャネル化する際、パンチスルーによるソ
ース／ドレイン耐圧の低下を防止するために、ソース及
びドレイン領域とチャネル部との間にパンチスルースト
ッパを設ける必要があり、このパンチスルーストッパの
介在によってチャネル抵抗が増大し、その分、動作速度
の低下を生ずるので、ソース−ドレイン間耐圧の向上と
、動作速度の向上を同時に達成することは困難であった
。
られていた埋込みチャネル型のｐＭＯＳＦＥＴにおいて
は、ショートチャネル化する際、パンチスルーによるソ
ース／ドレイン耐圧の低下を防止するために、ソース及
びドレイン領域とチャネル部との間にパンチスルースト
ッパを設ける必要があり、このパンチスルーストッパの
介在によってチャネル抵抗が増大し、その分、動作速度
の低下を生ずるので、ソース−ドレイン間耐圧の向上と
、動作速度の向上を同時に達成することは困難であった
。
そこで本発明は、ショートチャネル化した際にも、ショ
ートチャネル効果による性能劣化が防止され、且つ高速
化が図れ、更に金属汚染に強くて安定した閾値電圧が得
られるｐ ＭＯＳ Ｆ ＥＴの構造及びその製造方法の
提供を目的とする。
ートチャネル効果による性能劣化が防止され、且つ高速
化が図れ、更に金属汚染に強くて安定した閾値電圧が得
られるｐ ＭＯＳ Ｆ ＥＴの構造及びその製造方法の
提供を目的とする。
上記課題は、ｎ型半導体基体の表面部に相離間して形成
された対になるＰ型ソース領域及びｐ型ドレイン領域と
、ゲート絶縁膜を介し該ソース領域と該ドレイン領域の
離間部上を覆って配設されたＰ型シリコンよりなるゲー
ト電極とを有し、該Ｐ型シリコンゲート電極の表面が、
該ｐ型シリコンゲート電極の上面若しくは全面上に設け
られた高融点金属若しくはその珪化物よりなる拡散バリ
ア層を介して、燐ドープのｎ型シリコン層で覆われてな
る本発明によるＭＯＳ型電界効果トランジスタ、或いは
、ｎ型半導体基体上にゲート絶縁膜を形成する工程と、
該ゲート絶縁膜上に、ｎ型シリコン層と、高融点金属若
しくはその珪化物からなる第１の拡散バリア層と、燐ド
ープの第１のｎ型シリコン層を順次堆積する工程と、該
燐ドープの第１のｎ型シリコン層、該第１の拡散バリア
属及び該ｎ型シリコン層をゲート電極形状に一層バター
ニングする工程と、該ゲート電極形状パターンの少なく
とも側面を燐ドープの第２のｎ型シリコン層により覆う
工程とを含む本発明によるＭＯＳ型電界効果トランジス
タの製造方法によって解決される。
された対になるＰ型ソース領域及びｐ型ドレイン領域と
、ゲート絶縁膜を介し該ソース領域と該ドレイン領域の
離間部上を覆って配設されたＰ型シリコンよりなるゲー
ト電極とを有し、該Ｐ型シリコンゲート電極の表面が、
該ｐ型シリコンゲート電極の上面若しくは全面上に設け
られた高融点金属若しくはその珪化物よりなる拡散バリ
ア層を介して、燐ドープのｎ型シリコン層で覆われてな
る本発明によるＭＯＳ型電界効果トランジスタ、或いは
、ｎ型半導体基体上にゲート絶縁膜を形成する工程と、
該ゲート絶縁膜上に、ｎ型シリコン層と、高融点金属若
しくはその珪化物からなる第１の拡散バリア層と、燐ド
ープの第１のｎ型シリコン層を順次堆積する工程と、該
燐ドープの第１のｎ型シリコン層、該第１の拡散バリア
属及び該ｎ型シリコン層をゲート電極形状に一層バター
ニングする工程と、該ゲート電極形状パターンの少なく
とも側面を燐ドープの第２のｎ型シリコン層により覆う
工程とを含む本発明によるＭＯＳ型電界効果トランジス
タの製造方法によって解決される。
本発明に係るｐＭＯＳＦＥＴにおいては、動作速度を向
上するためにショートチャネル化が図られる。そしてシ
ョートチャネル化されたチャネル長が、ソース、ドレイ
ン領域からの多数キャリアの滲み出しによって極度に短
縮され且つ変動するという現象をなくすために、表面チ
ャネル方式を採用し、チャネル領域をｎ型とすることに
よってチャネル領域とＰ゛型のソース、ドレイン領域と
の界面に接合を形成する。そして更に、ソース及びドレ
イン領域を極度に浅くして、ゲート電極からの電界がチ
ャネル領域のソース及びドレイン領域の底面と同等の深
さにまで及ぶようにしてソース、ドレイン接合からチャ
ネル領域内への空乏層の拡がりを抑え、これによってパ
ンチスルーを防止してソース−ドレイン耐圧の劣化を防
止する。
上するためにショートチャネル化が図られる。そしてシ
ョートチャネル化されたチャネル長が、ソース、ドレイ
ン領域からの多数キャリアの滲み出しによって極度に短
縮され且つ変動するという現象をなくすために、表面チ
ャネル方式を採用し、チャネル領域をｎ型とすることに
よってチャネル領域とＰ゛型のソース、ドレイン領域と
の界面に接合を形成する。そして更に、ソース及びドレ
イン領域を極度に浅くして、ゲート電極からの電界がチ
ャネル領域のソース及びドレイン領域の底面と同等の深
さにまで及ぶようにしてソース、ドレイン接合からチャ
ネル領域内への空乏層の拡がりを抑え、これによってパ
ンチスルーを防止してソース−ドレイン耐圧の劣化を防
止する。
また上記ようにすることにより、動作中、チャネル部と
ソース、ドレイン領域との間に高抵抗領域が介在せず、
且つショートチャネル化されるので高速化が図れる。
ソース、ドレイン領域との間に高抵抗領域が介在せず、
且つショートチャネル化されるので高速化が図れる。
そして、上記表面チャネル型のｐＭＯＳＦＥＴにおいて
は、ゲート電極は、仕事関数の差による闇値電圧の上昇
を避け、且つ高電導度を得るために、ｐ゛型であること
が必要であり、かかる−ｐ”型のゲート電極はゲート電
極材料に硼素（Ｂ）の高濃度の導入して形成される。
は、ゲート電極は、仕事関数の差による闇値電圧の上昇
を避け、且つ高電導度を得るために、ｐ゛型であること
が必要であり、かかる−ｐ”型のゲート電極はゲート電
極材料に硼素（Ｂ）の高濃度の導入して形成される。
しかしこの硼素（Ｂ）は、ｎＭＯＳＦＥＴにおいてゲー
トをｎ型にするためにゲート電極材料のＳｉ層に高濃度
に導入される燐（Ｐ）と異なって、アルカリ土類金属等
の汚染物質に対するゲッタリング機能を持たない。その
ため、前記ｐ型Ｓｉからなるゲート電極が形成される表
面チャネル型のｐＭＯＳＦＥＴにおいては、レジストプ
ロセス等のプロセス工程で侵入する前記汚染物質が、ゲ
ート電極にゲッタリングされないでゲート絶縁膜中に侵
入し、闇値電圧（Ｖｔｈ）を変動させるという問題を生
ずる。
トをｎ型にするためにゲート電極材料のＳｉ層に高濃度
に導入される燐（Ｐ）と異なって、アルカリ土類金属等
の汚染物質に対するゲッタリング機能を持たない。その
ため、前記ｐ型Ｓｉからなるゲート電極が形成される表
面チャネル型のｐＭＯＳＦＥＴにおいては、レジストプ
ロセス等のプロセス工程で侵入する前記汚染物質が、ゲ
ート電極にゲッタリングされないでゲート絶縁膜中に侵
入し、闇値電圧（Ｖｔｈ）を変動させるという問題を生
ずる。
そこで本発明においては、ｐ型Ｓｉからなるゲート電極
の表面を、不純物の固相拡散を阻止するバリア層を介し
てゲッタリング効果を有する燐ＣＰ’）をドープしてな
るｎ型Ｓｉ層で覆い、ここに汚染物質をゲッタリングす
ることによりゲート絶縁膜中に汚染物質が侵入するのを
防止し、これによって表面チャネル型ｐＭＯＳＦＥＴに
おいて発生し易いｖｔｈの変動を防止するものである。
の表面を、不純物の固相拡散を阻止するバリア層を介し
てゲッタリング効果を有する燐ＣＰ’）をドープしてな
るｎ型Ｓｉ層で覆い、ここに汚染物質をゲッタリングす
ることによりゲート絶縁膜中に汚染物質が侵入するのを
防止し、これによって表面チャネル型ｐＭＯＳＦＥＴに
おいて発生し易いｖｔｈの変動を防止するものである。
かくて、ショートチャネルを有し、且つソースドレイン
間耐圧が高く、■いの安定したｐＭ。
間耐圧が高く、■いの安定したｐＭ。
５ＦＥＴが形成される。
［実施例〕
以下本発明を、図示実施例により具体的に説明する。
第１図は本発明の構造の第１の実施例の模式側断面図、
第２図は本発明の構造の第２の実施例の模式側断面図、
第３図（ａ）〜（匂は本発明の方法の第１の実施例の工
程断面図、第４図は本発明の方法の第２の実施例の工程
断面図である。全図を通じ同一対象物は同一符合で示す
。
第２図は本発明の構造の第２の実施例の模式側断面図、
第３図（ａ）〜（匂は本発明の方法の第１の実施例の工
程断面図、第４図は本発明の方法の第２の実施例の工程
断面図である。全図を通じ同一対象物は同一符合で示す
。
第１図は本発明に係るｐＭＯＳＦＥＴの第１の実施例を
示す模式側断面図である。
示す模式側断面図である。
この構造においては、ｌは例えば比抵抗１０Ωｃｍ３は
ｎ゛型チャネルストッパ、４は厚さ１５０人程成長ゲー
ト酸化膜、５は例えば１０２０ｃｍ−３程度のＢ濃度を
有し厚さ２０００人、ゲート長方向の幅１μｍ程度のＰ
゛型ポ’ＪＳｉゲート電極、６は燐（Ｐ）及びＢの拡散
バリアになる例えば厚さ２００〜５００人程度のタン成
長テンシリサイド（Ｗ Ｓ ｉ ２）層、７は１０”ｃ
ｍ−”程度のＰ濃度を有し、厚さ３００〜１０００人程
度の燐ドー成長ｎ゛型ポリＳｉ層、８Ｓは不純物源度１
０１１０ｌ９”、深さ１５００人程度Ｏ４゛型ソース領
域、８Ｄはソース領域と同様の不純物濃度及び深さを有
ビ する＄１型ドレイン領域、９は二酸化シリコン（Ｓｉｏ
□）層間絶縁膜、１０は燐珪酸ガラス（ＰＳＧ）層間絶
縁膜、１１はコンタクト窓、１２Ｓはアルミニウム（Ａ
Ａ）等からなるソース配線、１２０は同じくドレイン配
線を示す。
ｎ゛型チャネルストッパ、４は厚さ１５０人程成長ゲー
ト酸化膜、５は例えば１０２０ｃｍ−３程度のＢ濃度を
有し厚さ２０００人、ゲート長方向の幅１μｍ程度のＰ
゛型ポ’ＪＳｉゲート電極、６は燐（Ｐ）及びＢの拡散
バリアになる例えば厚さ２００〜５００人程度のタン成
長テンシリサイド（Ｗ Ｓ ｉ ２）層、７は１０”ｃ
ｍ−”程度のＰ濃度を有し、厚さ３００〜１０００人程
度の燐ドー成長ｎ゛型ポリＳｉ層、８Ｓは不純物源度１
０１１０ｌ９”、深さ１５００人程度Ｏ４゛型ソース領
域、８Ｄはソース領域と同様の不純物濃度及び深さを有
ビ する＄１型ドレイン領域、９は二酸化シリコン（Ｓｉｏ
□）層間絶縁膜、１０は燐珪酸ガラス（ＰＳＧ）層間絶
縁膜、１１はコンタクト窓、１２Ｓはアルミニウム（Ａ
Ａ）等からなるソース配線、１２０は同じくドレイン配
線を示す。
この図に示しように本発明のｐＭＯＳＦＥＴにおいては
、表面チャネル型を有し、ｐ゛型ポリＳｉゲート電極５
の表面が、その全面上に配設された不純物のバリアとな
るＷＳｉｚ層６を介して、燐（Ｐ）の高濃度にドープさ
れたｎ′″型ポリＳｉ層７で覆われた構造を有する。
、表面チャネル型を有し、ｐ゛型ポリＳｉゲート電極５
の表面が、その全面上に配設された不純物のバリアとな
るＷＳｉｚ層６を介して、燐（Ｐ）の高濃度にドープさ
れたｎ′″型ポリＳｉ層７で覆われた構造を有する。
また、構造の第２の実施例においては、第２図に示すよ
うに、Ｐ゛型ポリＳｉゲート電極５とその表面を覆う燐
（Ｐ） ドープのｎ゛型ポリＳｉ層７との間には、ｐ
゛型ポリＳｉゲート電極５の上面部のみに不純物のバリ
アとなるＷＳｉ２層６＾が介在せしめられる。その他の
部分は第１の実施例と同様である。この構造においては
、ｐ′″型ポリＳｉゲート電極５の側面部は、燐ドープ
のｎ′−型ポリＳｉ層７との間にＷＳｉ、層がないので
、この部分で燐と硼素との相互拡散が起こるが、上記２
０００人程度０薄いＰ゛型ポリＳｉゲート電極５の側面
のゲート電極の全表面に占める面積の割合は小さく、こ
の部分からのゲート電極５内への燐の拡散によるＶｔｈ
の変動は殆ど生じない。
うに、Ｐ゛型ポリＳｉゲート電極５とその表面を覆う燐
（Ｐ） ドープのｎ゛型ポリＳｉ層７との間には、ｐ
゛型ポリＳｉゲート電極５の上面部のみに不純物のバリ
アとなるＷＳｉ２層６＾が介在せしめられる。その他の
部分は第１の実施例と同様である。この構造においては
、ｐ′″型ポリＳｉゲート電極５の側面部は、燐ドープ
のｎ′−型ポリＳｉ層７との間にＷＳｉ、層がないので
、この部分で燐と硼素との相互拡散が起こるが、上記２
０００人程度０薄いＰ゛型ポリＳｉゲート電極５の側面
のゲート電極の全表面に占める面積の割合は小さく、こ
の部分からのゲート電極５内への燐の拡散によるＶｔｈ
の変動は殆ど生じない。
次ぎに上記本発明に係る構造を有するｐＭＯＳＦＥＴの
第１の製造方法を、一実施例について、第３図（ａ）〜
（粉を参照し具体的に説明する。
第１の製造方法を、一実施例について、第３図（ａ）〜
（粉を参照し具体的に説明する。
第３図（ａ）参照
本発明に係るｐＭＯＳＦＥＴを形成するに際しては、例
えば１００ｃｍ程度の比抵抗を有しく１００）の面方位
を有するｎ型Ｓｉ基板１に、図示しない耐酸化膜パター
ンをマスクにし、燐（Ｐ′″）を５ＱＫｅＶでＩ ＸＩ
Ｏ”ｃｍ−”程度選択的にイオン注入し、同じ耐酸化膜
パターンをマスクにし選択酸化（通称Ｌａｃｏｓ ）を
行って、素子領域ＤＡを画定する厚さ５０００人程度Ｏ
７ィールド酸化膜２と、その下部のｎ・型チャネルスト
ッパ３を形成する。
えば１００ｃｍ程度の比抵抗を有しく１００）の面方位
を有するｎ型Ｓｉ基板１に、図示しない耐酸化膜パター
ンをマスクにし、燐（Ｐ′″）を５ＱＫｅＶでＩ ＸＩ
Ｏ”ｃｍ−”程度選択的にイオン注入し、同じ耐酸化膜
パターンをマスクにし選択酸化（通称Ｌａｃｏｓ ）を
行って、素子領域ＤＡを画定する厚さ５０００人程度Ｏ
７ィールド酸化膜２と、その下部のｎ・型チャネルスト
ッパ３を形成する。
第３図（ｂ）参照
次いで素子領域ＤＡをドライ酸化しく２００人程０、図
示せず）た後、Ｐ＋を４ＱＫｅＶで２ Ｘｌ０１３ＣＴ
１１−２程度イオン注入し、前記ドライ酸化膜を除去し
、新たにドライ酸化により厚さ１５０人程０のゲート酸
化膜４を形成する。
示せず）た後、Ｐ＋を４ＱＫｅＶで２ Ｘｌ０１３ＣＴ
１１−２程度イオン注入し、前記ドライ酸化膜を除去し
、新たにドライ酸化により厚さ１５０人程０のゲート酸
化膜４を形成する。
ここで、前記注入燐（Ｐ゛）によるｎ型閾値調節領域（
チャネルドーズ領域）１０が形成される。
チャネルドーズ領域）１０が形成される。
第３図（Ｃ）参照
次いで上記基板上にＣＶＤ法により厚さ２０００人程度
０薄−ト用ポリＳｉ層１０５を堆積し、これにイオン注
入により２ ＸＩＯＩｓｃｍ−２程度の硼素（Ｂ”″）
をドープし、次いでその上にスパッタ法等により不純物
の拡散バリアとなる厚さ５００人程鹿の第１のＷＳｉ、
層６Ａを堆積し、次いでその上にＣＶＤ法により厚さ１
０００人程度０第１の被覆用ポリＳｉ層１０７Ａを堆積
し、次いでこの第１の被覆用ポリＳｉ層１０７Ａニ燐（
Ｐ”）を２０ＫｅＶでＩ ＸＩＯ”ｃｍ−”程度イオン
注入し、次いで８００°Ｃで６０分程度アニールを行う
。
０薄−ト用ポリＳｉ層１０５を堆積し、これにイオン注
入により２ ＸＩＯＩｓｃｍ−２程度の硼素（Ｂ”″）
をドープし、次いでその上にスパッタ法等により不純物
の拡散バリアとなる厚さ５００人程鹿の第１のＷＳｉ、
層６Ａを堆積し、次いでその上にＣＶＤ法により厚さ１
０００人程度０第１の被覆用ポリＳｉ層１０７Ａを堆積
し、次いでこの第１の被覆用ポリＳｉ層１０７Ａニ燐（
Ｐ”）を２０ＫｅＶでＩ ＸＩＯ”ｃｍ−”程度イオン
注入し、次いで８００°Ｃで６０分程度アニールを行う
。
ここでゲート用ポリＳｉ層１０５はｐ゛型になり、第１
の被覆用ポリ３４層１０７八は燐ドープの第１のｎ“型
ポリＳｉ層７八になる。
の被覆用ポリ３４層１０７八は燐ドープの第１のｎ“型
ポリＳｉ層７八になる。
第３図（ｄ）参照
次いで通常のフォトリフトオツにより上記３層をパター
ニングし、Ｐ＋型ポリＳｉゲート電極５上に、第１のＷ
Ｓｉ２層６Ａを介し、燐ドープの第１のｎ°型ポリＳｉ
層７八が積層されたゲートパターンが形成される。
ニングし、Ｐ＋型ポリＳｉゲート電極５上に、第１のＷ
Ｓｉ２層６Ａを介し、燐ドープの第１のｎ°型ポリＳｉ
層７八が積層されたゲートパターンが形成される。
第３図（ｅ）参照
次いで、上記ゲートパターンの形成された基板上にスパ
ック法により、厚さ３００人程０の第２のＷＳｉ、層６
Ｂを堆積し、次いでその上にＣＶＤ法により燐が１０′
９〜１０２ｏ■−３程度ドープされた第２のｎ＋型ポリ
Ｓｉ層７Ｂを堆積させる。
ック法により、厚さ３００人程０の第２のＷＳｉ、層６
Ｂを堆積し、次いでその上にＣＶＤ法により燐が１０′
９〜１０２ｏ■−３程度ドープされた第２のｎ＋型ポリ
Ｓｉ層７Ｂを堆積させる。
なお上記燐ドープの第２のｎ゛型ポリＳｔ層７Ｂはノン
ドープのポリＳｉ層を堆積した後、燐を含んだスピンオ
ングラスからの固相拡散により形成してもよい。
ドープのポリＳｉ層を堆積した後、燐を含んだスピンオ
ングラスからの固相拡散により形成してもよい。
第３図（ｆ）参照
次いで、例えば塩素（Ｃ１）系のガスを用いるリアクテ
ィブイオンエツチングによる全面エツチングにより、上
記燐ドープの第２のｎ“型ポリＳｉ層７Ｂとその下部の
第２のＷＳｉ２層６Ｂを選択的にエツチング除去しゲー
ト酸化膜４を表出させる。
ィブイオンエツチングによる全面エツチングにより、上
記燐ドープの第２のｎ“型ポリＳｉ層７Ｂとその下部の
第２のＷＳｉ２層６Ｂを選択的にエツチング除去しゲー
ト酸化膜４を表出させる。
ここでＰ＋型ポリＳｉゲート電極５の側面に第２のＷＳ
ｉ、層６Ｂを介して燐ドープの第２のｎ゛型ポリＳｉ層
７Ｂがサイドウオール状に残留被着され、表面全体がＷ
Ｓｉ、層６（６Ａと６Ｂ）を介し燐ドープのｎ゛型ポリ
Ｓｉ層７（７八 と７Ｂ）に覆われた前記構造の第１の
実施例に相当するゲート構造が形成される。
ｉ、層６Ｂを介して燐ドープの第２のｎ゛型ポリＳｉ層
７Ｂがサイドウオール状に残留被着され、表面全体がＷ
Ｓｉ、層６（６Ａと６Ｂ）を介し燐ドープのｎ゛型ポリ
Ｓｉ層７（７八 と７Ｂ）に覆われた前記構造の第１の
実施例に相当するゲート構造が形成される。
第３図（員参照
以後通常通り、５０λ程度の追酸化を行って表出するゲ
ート酸化膜４を均質化した後、ｎ゛型ポリＳｉ層７（７
八と７Ｂ）に覆われたＰ゛゛ポリＳｉゲート電極５をマ
スクにしてＢＦ２”を、例えば２０ＫｅＶでＩ ＸＩＯ
”ｃｍ−”程度ドーズし、次いでＣＶＤ法により厚さ２
０００人程度成長ｉｎ、眉間絶縁膜９を形成し、次いで
ＣＶＤ法により厚さ４０００人程度Ｏ８ＰＳＧ層間絶縁
膜１０を形成し、フォトリソグラフィによりソース及び
ドレインのコンタクト窓１１を形成し、次いで８００〜
９００°Ｃでリフロー処理を行って上記コンタクト窓１
１の側面を斜面状に形成する。このリフロー処理に際し
、前記の注入されたＢＦｚ”は活性化、再分布して深さ
１５００人程度Ｏ２゛゛ソース領域８Ｓ及びｐ゛型トド
レイン領域８Ｄ形成される。
ート酸化膜４を均質化した後、ｎ゛型ポリＳｉ層７（７
八と７Ｂ）に覆われたＰ゛゛ポリＳｉゲート電極５をマ
スクにしてＢＦ２”を、例えば２０ＫｅＶでＩ ＸＩＯ
”ｃｍ−”程度ドーズし、次いでＣＶＤ法により厚さ２
０００人程度成長ｉｎ、眉間絶縁膜９を形成し、次いで
ＣＶＤ法により厚さ４０００人程度Ｏ８ＰＳＧ層間絶縁
膜１０を形成し、フォトリソグラフィによりソース及び
ドレインのコンタクト窓１１を形成し、次いで８００〜
９００°Ｃでリフロー処理を行って上記コンタクト窓１
１の側面を斜面状に形成する。このリフロー処理に際し
、前記の注入されたＢＦｚ”は活性化、再分布して深さ
１５００人程度Ｏ２゛゛ソース領域８Ｓ及びｐ゛型トド
レイン領域８Ｄ形成される。
そして以後、通常の配線形成手段により上記コンタクト
窓１１上に例えばＡ！からなるソース配線１２Ｓ及びド
レイン配線１２０を形成し、前記構造の第１の実施例に
相当するｐＭＯＳＦＥＴが完成する。
窓１１上に例えばＡ！からなるソース配線１２Ｓ及びド
レイン配線１２０を形成し、前記構造の第１の実施例に
相当するｐＭＯＳＦＥＴが完成する。
また、前記構造の第２の実施例に示した本発明に係る第
２の構造を有するｐＭＯＳＦＥＴは、本発明に係る第２
の方法若しくは第３の方法により形成される。
２の構造を有するｐＭＯＳＦＥＴは、本発明に係る第２
の方法若しくは第３の方法により形成される。
即ち、第２の方法においては、前記製造方法の第１の実
施例における第３図（ｅ）に対応する工程において、第
４図に示すように、Ｐ′″型ポリＳｔゲート電極５上に
第１のＷＳｉ２層６Ａを介し第１のｎ゛型ポリＳｉ層７
Ａが積層されたゲートパターンを有する基板上に、第２
のＷＳｉｚ層を堆積させずに、直に厚さ３００人程鹿の
燐が１ＱＩ９〜ｌＱ２０ｃｍ−１程度ドープされた第２
のｎ゛型ポリＳｉ層７Ｂを堆積させる。そして、以後の
工程は第１の実施例と同様である。
施例における第３図（ｅ）に対応する工程において、第
４図に示すように、Ｐ′″型ポリＳｔゲート電極５上に
第１のＷＳｉ２層６Ａを介し第１のｎ゛型ポリＳｉ層７
Ａが積層されたゲートパターンを有する基板上に、第２
のＷＳｉｚ層を堆積させずに、直に厚さ３００人程鹿の
燐が１ＱＩ９〜ｌＱ２０ｃｍ−１程度ドープされた第２
のｎ゛型ポリＳｉ層７Ｂを堆積させる。そして、以後の
工程は第１の実施例と同様である。
以上実施例に示したような本発明に係る製造方法により
形成される本発明に係るｐＭＯＳＦＥＴにおいては、ｐ
゛型のゲート電極の表面が燐の高濃度にドープされたｎ
゛型のＳｉ層によって覆われる。従ってプロセス中に侵
入するアルカリ土類金属等の汚染物質は上記ｎ゛型のＳ
ｉ層中の燐にゲッタリングされ、ゲート絶縁膜内に侵入
する上記汚染物質の量は大幅に減少する。そのためショ
ートチャネル化された際に、上記汚染物質の存在に起因
して顕著に顕れる闇値電圧（ｖｔｈ）の変動は防止され
、ショートチャネルを有するｐＭ。
形成される本発明に係るｐＭＯＳＦＥＴにおいては、ｐ
゛型のゲート電極の表面が燐の高濃度にドープされたｎ
゛型のＳｉ層によって覆われる。従ってプロセス中に侵
入するアルカリ土類金属等の汚染物質は上記ｎ゛型のＳ
ｉ層中の燐にゲッタリングされ、ゲート絶縁膜内に侵入
する上記汚染物質の量は大幅に減少する。そのためショ
ートチャネル化された際に、上記汚染物質の存在に起因
して顕著に顕れる闇値電圧（ｖｔｈ）の変動は防止され
、ショートチャネルを有するｐＭ。
５ＦＥＴの信頼性が向上する。
以上説明のように、本発明によればショートチャネル化
により動作速度の向上が図られるｐＭＯＳＦＥＴの特性
変動が防止される。従って本発明はｐＭＯＳＦＥＴが用
いら、且つ高集積化、高速化が図られる集積回路の歩留
りや信頼性の向上に有効である。
により動作速度の向上が図られるｐＭＯＳＦＥＴの特性
変動が防止される。従って本発明はｐＭＯＳＦＥＴが用
いら、且つ高集積化、高速化が図られる集積回路の歩留
りや信頼性の向上に有効である。
第１図は本発明の構造の第１の実施例の模式側断面図、
第２図は本発明の構造の第２の実施例の模式側断面図、
第３図（ａ）〜（６）は本発明の方法の第１の実施例の
工程断面図、 第４図は本発明の方法の第２の実施例ｃ１工程断面図、 第５図は従来の埋込みチャネル型ｐＭＯＳＦＥＴの模式
断面図である。 第６図はパンチスルーストッパを有する従来の埋込みチ
ャネル型ｐＭＯＳＦＥＴの模式断面図である。 図において、 １はｎ型Ｓｔ基板、 ２はフィールド酸化膜、 ３はｎ゛゛チャネルストッパ、 ４はゲート酸化膜、 ５はＰ“型ポリｓｉゲート電極、 ６はＷＳｉ、層、 ７は燐ドープのｎ“型ポリＳｉ層、 ８Ｓはｐ゛゛ソース領域、 ８ΩはＰ゛型トドレイン領域 ９は５ｉ０２層間絶縁膜、 １０はｐｓｃ層間絶縁膜、 １１はコンタクト窓、 １２Ｓはソース配線、 １２Ｄはドレイン配線 を示す。
工程断面図、 第４図は本発明の方法の第２の実施例ｃ１工程断面図、 第５図は従来の埋込みチャネル型ｐＭＯＳＦＥＴの模式
断面図である。 第６図はパンチスルーストッパを有する従来の埋込みチ
ャネル型ｐＭＯＳＦＥＴの模式断面図である。 図において、 １はｎ型Ｓｔ基板、 ２はフィールド酸化膜、 ３はｎ゛゛チャネルストッパ、 ４はゲート酸化膜、 ５はＰ“型ポリｓｉゲート電極、 ６はＷＳｉ、層、 ７は燐ドープのｎ“型ポリＳｉ層、 ８Ｓはｐ゛゛ソース領域、 ８ΩはＰ゛型トドレイン領域 ９は５ｉ０２層間絶縁膜、 １０はｐｓｃ層間絶縁膜、 １１はコンタクト窓、 １２Ｓはソース配線、 １２Ｄはドレイン配線 を示す。
Claims (4)
- （１）ｎ型半導体基体の表面部に相離間して形成された
対になるｐ型ソース領域及びｐ型ドレイン領域と、 ゲート絶縁膜を介し該ソース領域と該ドレイン領域の離
間部上を覆って配設されたｐ型シリコンよりなるゲート
電極とを有し、 該ｐ型シリコンゲート電極の表面が、該ｐ型シリコンゲ
ート電極の上面若しくは全面上に設けられた高融点金属
若しくはその珪化物よりなる拡散バリア層を介して、燐
ドープのｎ型シリコン層で覆われてなることを特徴とす
るＭＯＳ型電界効果トランジスタ。 - （２）ｎ型半導体基体上にゲート絶縁膜を形成する工程
と、 該ゲート絶縁膜上に、ｐ型シリコン層と、高融点金属若
しくはその珪化物からなる第１の拡散バリア層と、燐ド
ープの第１のｎ型シリコン層を順次堆積する工程と、 該燐ドープの第１のｎ型シリコン層、該第１の拡散バリ
ア属及び該ｐ型シリコン層をゲート電極形状に一括パタ
ーニングする工程と、 該ゲート電極形状パターンの少なくとも側面を燐ドープ
の第２のｎ型シリコン層により覆う工程とを含むことを
特徴とするＭＯＳ型電界効果トランジスタの製造方法。 - （３）前記ゲート電極形状パターンの少なくとも側面を
燐ドープの第２のシリコン層により覆う工程が、前記ゲ
ート電極形状パターンの表面及び表出するゲート絶縁膜
上に高融点金属若しくはその珪化物よりなる第２の拡散
バリア層と燐ドープの第２のｎ型シリコン層を順次堆積
し、全面エッチングにより該燐ドープの第２のｎ型シリ
コン層及び該第２の拡散バリア層を選択的に除去して該
ゲート電極形状パターンの側面のみに選択的に、該第２
の拡散バリア層を介し該燐ドープの第２のｎ型シリコン
層をサイドウォール状に残留せしめる工程からなること
を特徴とする請求項（２）記載のＭＯＳ型電界効果トラ
ンジスタの製造方法。 - （４）前記ゲート電極形状パターンの少なくとも側面を
燐ドープの第２のｎ型シリコン層により覆う工程が、前
記ゲート電極形状パターンの表面及び表出するゲート絶
縁膜上に燐ドープの第２のｎ型シリコン層を堆積し、全
面エッチングにより該燐ドープの第２のｎ型シリコン層
を選択的に除去して該ゲート電極形状パターンの側面の
みに選択的に、該燐ドープの第２のｎ型シリコン層をサ
イドウォール状に残留せしめる工程からなることを特徴
とする請求項（２）記載のＭＯＳ型電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10355290A JPH042168A (ja) | 1990-04-19 | 1990-04-19 | Ｍｏｓ型電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10355290A JPH042168A (ja) | 1990-04-19 | 1990-04-19 | Ｍｏｓ型電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH042168A true JPH042168A (ja) | 1992-01-07 |
Family
ID=14356989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10355290A Pending JPH042168A (ja) | 1990-04-19 | 1990-04-19 | Ｍｏｓ型電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH042168A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430320A (en) * | 1993-10-30 | 1995-07-04 | Samsung Electronics Co., Ltd. | Thin film transistor having a lightly doped drain and an offset structure for suppressing the leakage current |
| US6252284B1 (en) * | 1999-12-09 | 2001-06-26 | International Business Machines Corporation | Planarized silicon fin device |
| US6261885B1 (en) | 1999-01-26 | 2001-07-17 | Advanced Micro Devices, Inc. | Method for forming integrated circuit gate conductors from dual layers of polysilicon |
-
1990
- 1990-04-19 JP JP10355290A patent/JPH042168A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430320A (en) * | 1993-10-30 | 1995-07-04 | Samsung Electronics Co., Ltd. | Thin film transistor having a lightly doped drain and an offset structure for suppressing the leakage current |
| US6261885B1 (en) | 1999-01-26 | 2001-07-17 | Advanced Micro Devices, Inc. | Method for forming integrated circuit gate conductors from dual layers of polysilicon |
| US6252284B1 (en) * | 1999-12-09 | 2001-06-26 | International Business Machines Corporation | Planarized silicon fin device |
| US6432829B2 (en) | 1999-12-09 | 2002-08-13 | International Business Machines Corporation | Process for making planarized silicon fin device |
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