JPH01261869A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01261869A JPH01261869A JP8929588A JP8929588A JPH01261869A JP H01261869 A JPH01261869 A JP H01261869A JP 8929588 A JP8929588 A JP 8929588A JP 8929588 A JP8929588 A JP 8929588A JP H01261869 A JPH01261869 A JP H01261869A
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- junction
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体ｆｉ、ｉｉｔの構造、特に半導体装
置の高速化、高倍ｌｉ度化に関するものである。
置の高速化、高倍ｌｉ度化に関するものである。
第３図（ｍｌは従来の半導体装置を示す平面図、第３図
（ｂ）は第３図（ａ）のＡ−Ａ’断面図である。
（ｂ）は第３図（ａ）のＡ−Ａ’断面図である。
図において、３０１はシリコン基板、３０２はＳＯＩ分
離シリコン酸化膜、３０３は素子間分離酸化膜、泡は絶
縁層３０２上に形成された濃度的５ Ｘ １０”／ｃｉ
のＰ型半導体層、３０５ 、３０６はそれぞれ濃度的ｌ
Ｘ１ｏ２０／ｃｉのＮ型半導体層よりなるソース領域、
ドレイン領域、３０７は膜厚的３０ｎｍのゲート酸化膜
、３０８は厚さ０．３μｍの多結晶シリコンよりなるゲ
ート電極、３０９は眉間絶縁膜、３１０−１ 、３１０
−２ 、３１０−３はそれぞれソース傾城３０５．ドレ
イン領域３０６．ゲート電極３０７とそれぞれに接続す
るアルミニウム配線３１１−１．３１１−２．３１１−
３とを電気的に接続するコンタクトホールである。
離シリコン酸化膜、３０３は素子間分離酸化膜、泡は絶
縁層３０２上に形成された濃度的５ Ｘ １０”／ｃｉ
のＰ型半導体層、３０５ 、３０６はそれぞれ濃度的ｌ
Ｘ１ｏ２０／ｃｉのＮ型半導体層よりなるソース領域、
ドレイン領域、３０７は膜厚的３０ｎｍのゲート酸化膜
、３０８は厚さ０．３μｍの多結晶シリコンよりなるゲ
ート電極、３０９は眉間絶縁膜、３１０−１ 、３１０
−２ 、３１０−３はそれぞれソース傾城３０５．ドレ
イン領域３０６．ゲート電極３０７とそれぞれに接続す
るアルミニウム配線３１１−１．３１１−２．３１１−
３とを電気的に接続するコンタクトホールである。
次に動作について説明する。
従来の半導体装置の動作速度は寄生容量の増加と共に減
少する。従って寄生容量を小さくすることにより、動作
速度は増す。寄生容量は大きく分類して次の３つに分け
られる。
少する。従って寄生容量を小さくすることにより、動作
速度は増す。寄生容量は大きく分類して次の３つに分け
られる。
■ゲート酸化膜各機及びゲート電極に電界を加えること
によって空乏層が広がる事によるゲート容量、 ■ソース領域またはドレイン領域の接合近傍で空乏層が
広がることによる接合容量、 ■アルミ配線及びゲート電極辺在部と基板との間の容量
による配線容量。
によって空乏層が広がる事によるゲート容量、 ■ソース領域またはドレイン領域の接合近傍で空乏層が
広がることによる接合容量、 ■アルミ配線及びゲート電極辺在部と基板との間の容量
による配線容量。
ここでは接合容量について考える。
接合容量は接合面積に比例し、空乏層の厚さに反比例す
る。接合容量はソース・ドレインの接合の深さが浅い場
合、ソース・ドレイン底部の容量とソース・ドレイン辺
在部の容量との和の容量となる。接合の深さが深（、Ｓ
ＯＩ分ｔｉｌｌ絶縁Ｉｉ！１Ｉ３０２とソース・ドレイ
ン領域３０５ 、３０６とが接している場合、接合容量
はソース・ドレイン辺在部の容量である。
る。接合容量はソース・ドレインの接合の深さが浅い場
合、ソース・ドレイン底部の容量とソース・ドレイン辺
在部の容量との和の容量となる。接合の深さが深（、Ｓ
ＯＩ分ｔｉｌｌ絶縁Ｉｉ！１Ｉ３０２とソース・ドレイ
ン領域３０５ 、３０６とが接している場合、接合容量
はソース・ドレイン辺在部の容量である。
従ってこの場合接合容量は小さ（ｆｌす、Ｓｏｌとして
のメリットが出て来る。従ってＰ型半導体層３０４の膜
厚が薄い場合は接合容量を小ざくすることができるが、
厚い場合は接合容量を小さくするのは困難となる。
のメリットが出て来る。従ってＰ型半導体層３０４の膜
厚が薄い場合は接合容量を小ざくすることができるが、
厚い場合は接合容量を小さくするのは困難となる。
従来の半導体装置は以上のように構成されているので、
Ｐ型半導体層の膜厚が厚い場合、接合をＳＯＩ分離絶縁
膜に接触させるのは困難である。即ち、不純物注入時の
エネルギーを高くすると、Ｐ型シリコン層のダメージが
大きくなり、熱処理時間を長くすると短チヤネルトラン
ジスタが作成できない。従って接合容量を小さくするこ
とは難しい。その結果、チャネル領域の膜厚が大きい必
要性のあるデバイスで高速性を追求することは困難であ
った。
Ｐ型半導体層の膜厚が厚い場合、接合をＳＯＩ分離絶縁
膜に接触させるのは困難である。即ち、不純物注入時の
エネルギーを高くすると、Ｐ型シリコン層のダメージが
大きくなり、熱処理時間を長くすると短チヤネルトラン
ジスタが作成できない。従って接合容量を小さくするこ
とは難しい。その結果、チャネル領域の膜厚が大きい必
要性のあるデバイスで高速性を追求することは困難であ
った。
またソース・ドレイン接合深さの浅いデバイスと深いデ
バイスを作る必要がある場合、プロセスが複雑になる等
の欠点があった。
バイスを作る必要がある場合、プロセスが複雑になる等
の欠点があった。
この発明は上記のような問題点を解消するためになされ
たもので、厚いＦＩ！４４で容量が小さく、動作速度の
速い半導体装置を提供することを目的としている。
たもので、厚いＦＩ！４４で容量が小さく、動作速度の
速い半導体装置を提供することを目的としている。
この発明にかかる半導体装置は、 ＭＯＳＦＥＴのゲー
ト直下のチャネル領域の全体または少なくともその一部
の領域の結晶欠陥の数をその他の領域に比べて少ナクシ
たものである。
ト直下のチャネル領域の全体または少なくともその一部
の領域の結晶欠陥の数をその他の領域に比べて少ナクシ
たものである。
この発明においては、ＭＯＳＦＥＴのゲート直下のチャ
ネル領域の全体または少なくともその一部の領域の結晶
欠陥の数をその他の領域に比べて少なくしたので、ゲー
ト直下のチャネル領域がその他の領域により仕切られる
こととなり、犀い膜厚でもソース・ドレイン領域底部お
よび辺在部の接合容量が小さくなり、動作速度の速い半
導体装置を得ることができる。
ネル領域の全体または少なくともその一部の領域の結晶
欠陥の数をその他の領域に比べて少なくしたので、ゲー
ト直下のチャネル領域がその他の領域により仕切られる
こととなり、犀い膜厚でもソース・ドレイン領域底部お
よび辺在部の接合容量が小さくなり、動作速度の速い半
導体装置を得ることができる。
以丁、この発明の一実施例を図について説明する。
第１図（ａｔは本発明の一実施例による半導体装置を、
第１図（鶴はそのＡ−Ａ’断面図を示し、図において１
０１はシリコン基板、１０２はＳｏ１分離絶縁膜、１０
３は素子間分離絶縁膜、１０４は絶縁層１０２上に形成
された濃度的５ Ｘ １０”／ｃｊのＰ型半導体層であ
る。
第１図（鶴はそのＡ−Ａ’断面図を示し、図において１
０１はシリコン基板、１０２はＳｏ１分離絶縁膜、１０
３は素子間分離絶縁膜、１０４は絶縁層１０２上に形成
された濃度的５ Ｘ １０”／ｃｊのＰ型半導体層であ
る。
１０５ 、１０６はそれぞれ濃度的Ｉ Ｘ １０”／ｃ
ｄ（７）Ｎ型半導体層よりなるソース明域、ドレイン領
域、１０７ は膜厚約３０ｎｍのゲート絶縁膜、１０８
は厚さ０．３μｍの多結晶シリコンよりなるゲート電極
、１０９は層間絶縁膜、１１０−１，１１０−２，１１
０−３はそれぞれソース領域１０５、ドレイン領域１０
６．ゲート頗域１０７とそのそれぞれに接合する金属配
線１１１−１．１１１−２ 、１１１−３とを電気的に
接続するコンタクトホールである。
ｄ（７）Ｎ型半導体層よりなるソース明域、ドレイン領
域、１０７ は膜厚約３０ｎｍのゲート絶縁膜、１０８
は厚さ０．３μｍの多結晶シリコンよりなるゲート電極
、１０９は層間絶縁膜、１１０−１，１１０−２，１１
０−３はそれぞれソース領域１０５、ドレイン領域１０
６．ゲート頗域１０７とそのそれぞれに接合する金属配
線１１１−１．１１１−２ 、１１１−３とを電気的に
接続するコンタクトホールである。
また１１２は半導体結晶中に導入された結晶欠陥であり
、この場合は多結晶シリコン層である。なおここでチャ
ネル領域１０４およびソース・ドレイン領域１０５ 、
１０６の層はまず多結晶シリコン層を形成したのちその
一部を単結晶化することによって形成することができる
。
、この場合は多結晶シリコン層である。なおここでチャ
ネル領域１０４およびソース・ドレイン領域１０５ 、
１０６の層はまず多結晶シリコン層を形成したのちその
一部を単結晶化することによって形成することができる
。
また第２図（ａｌは本発明の一実施例による半導体装置
を、４２図（ｂｌはそのＢ−Ｂ’ １而図を示し、図に
おいて２０１〜２１１は第１図の１０１〜１１１と同じ
ものを示し、２１２はソース、ドレイン頓域内に縦方向
に、即ち、電界の方向に垂直な方向に形成された面欠陥
である。
を、４２図（ｂｌはそのＢ−Ｂ’ １而図を示し、図に
おいて２０１〜２１１は第１図の１０１〜１１１と同じ
ものを示し、２１２はソース、ドレイン頓域内に縦方向
に、即ち、電界の方向に垂直な方向に形成された面欠陥
である。
次に両実施例の動作について説明する。
不純物は粒界では拡散しやすい。従って粒界拡散によっ
て、少ない熱処理により不純物を粒界に沿って拡散させ
ることができ、半導体活性層底部にまで達せしめること
ができる。この場合粒界からの横方向拡散により横方向
へも拡散する。このことにより第１図に示すように欠陥
１１２が多く入った場合、接合は完全に活性層下部にま
で達し、従来のようにチャネル領域とソース・ドレイン
領域との接合面が長くつづいていくということがないの
で、接合′４ｗｋは小さくなる。又第２図に示すように
欠陥が少ない場合でもＰ型半導体鎖酸１０４が内側の２
つの面欠陥２１２により仕切られている場合、やはりゲ
ート直下のチャネル部領域とソース・ドレイン領域２０
５ 、２０６との間の接合ｍｌが小さくなり、容量は小
さくなる。
て、少ない熱処理により不純物を粒界に沿って拡散させ
ることができ、半導体活性層底部にまで達せしめること
ができる。この場合粒界からの横方向拡散により横方向
へも拡散する。このことにより第１図に示すように欠陥
１１２が多く入った場合、接合は完全に活性層下部にま
で達し、従来のようにチャネル領域とソース・ドレイン
領域との接合面が長くつづいていくということがないの
で、接合′４ｗｋは小さくなる。又第２図に示すように
欠陥が少ない場合でもＰ型半導体鎖酸１０４が内側の２
つの面欠陥２１２により仕切られている場合、やはりゲ
ート直下のチャネル部領域とソース・ドレイン領域２０
５ 、２０６との間の接合ｍｌが小さくなり、容量は小
さくなる。
このように、本実施例によれば、結晶粒界等の欠陥を通
しての拡散が極めて速いことを利用し、ソース・ドレイ
ン領域の１不純物を半導体活性層下部にまで到達させる
ようにしたので、容量が小さく、動作速度の速い半導体
装置が優られる。また欠陥が面欠陥の場合のように、異
方性がある場合は横方向拡散を抑え、深さ方向のみ拡散
させることもできる。さらに接合の形状を制御すること
もでき、−度のソース・ドレインのイオン注入により、
深さの異なる接合を同時に形成することもできる。また
、拡散連関が速いことから積層化するときのように、熱
処理時間を短＜シたい場合でも容量の小さな半導体装置
を作製するのは容易である。
しての拡散が極めて速いことを利用し、ソース・ドレイ
ン領域の１不純物を半導体活性層下部にまで到達させる
ようにしたので、容量が小さく、動作速度の速い半導体
装置が優られる。また欠陥が面欠陥の場合のように、異
方性がある場合は横方向拡散を抑え、深さ方向のみ拡散
させることもできる。さらに接合の形状を制御すること
もでき、−度のソース・ドレインのイオン注入により、
深さの異なる接合を同時に形成することもできる。また
、拡散連関が速いことから積層化するときのように、熱
処理時間を短＜シたい場合でも容量の小さな半導体装置
を作製するのは容易である。
なお、上記実施例では欠陥が多結晶シリコンにより形成
された場合、および面欠陥を電界の方向に垂直（第２図
１ｂｌの上下方向で紙面に垂直な方向）に形成した場合
について述べたが、面欠陥の曲は電界の方向に平行（第
２図（ｂ）の紙面に平行）であってもよく、この場合は
バイアス電圧が高い領域で低容量となる。
された場合、および面欠陥を電界の方向に垂直（第２図
１ｂｌの上下方向で紙面に垂直な方向）に形成した場合
について述べたが、面欠陥の曲は電界の方向に平行（第
２図（ｂ）の紙面に平行）であってもよく、この場合は
バイアス電圧が高い領域で低容量となる。
また面欠陥はＳＯＩ分離絶縁膜にまで達していなくても
よく、この場合もバイアス電圧が高い領域で低容量とな
る。
よく、この場合もバイアス電圧が高い領域で低容量とな
る。
〔発明の効果１
以上のようにこの発明によれは、ＭＯＳ Ｆ ＥＴのゲ
ート直下のチャネル領域の全体または少なくとも一部の
囲域の結晶欠陥の数をその他の領域に比べて少なくした
ので、厚い膜厚でも容量が小さく、動作速度の速い半導
体装置を得ることができる効果がある。
ート直下のチャネル領域の全体または少なくとも一部の
囲域の結晶欠陥の数をその他の領域に比べて少なくした
ので、厚い膜厚でも容量が小さく、動作速度の速い半導
体装置を得ることができる効果がある。
第１図はこの発明の一実施例による半導体装置を示す図
で、第１図（ａｔは平面図、第１図（ｂｌは第１図（ａ
ｔのＡ−Ａ’断面図である。第２図はこの発明の他の実
施例による半導体４ｆｅ１１ｉを示す図で、第２図（ａ
ｔは平面図、第２図（ｂｌは第２図（ａｔのＢ−Ｂ’断
面図である。第３図は従来の半導体装置を示す図で、第
３図（ａｌは平面図、第３図（ｂｌは第３図（−のｃ−
ｃ’断面図である。 １０１はシリコン基板、１０２はＳＯＩ分ｍ分線絶縁膜
０３は素子間分離絶縁膜、１０４はＰ型半導体層、１０
５ 、１０６はそれぞれソース領域、ドレイン領域、１
０７はゲート桓縁膜、１０８はゲート電極、１１０−１
、１１０−２ 、１１０−３はコンタクトホール、１
１２は結晶欠陥である。 なお図中同一符号は同−又は相当部分を示す。 特許出願人 工業技術院長 飯塚 幸三第１図 第２図
で、第１図（ａｔは平面図、第１図（ｂｌは第１図（ａ
ｔのＡ−Ａ’断面図である。第２図はこの発明の他の実
施例による半導体４ｆｅ１１ｉを示す図で、第２図（ａ
ｔは平面図、第２図（ｂｌは第２図（ａｔのＢ−Ｂ’断
面図である。第３図は従来の半導体装置を示す図で、第
３図（ａｌは平面図、第３図（ｂｌは第３図（−のｃ−
ｃ’断面図である。 １０１はシリコン基板、１０２はＳＯＩ分ｍ分線絶縁膜
０３は素子間分離絶縁膜、１０４はＰ型半導体層、１０
５ 、１０６はそれぞれソース領域、ドレイン領域、１
０７はゲート桓縁膜、１０８はゲート電極、１１０−１
、１１０−２ 、１１０−３はコンタクトホール、１
１２は結晶欠陥である。 なお図中同一符号は同−又は相当部分を示す。 特許出願人 工業技術院長 飯塚 幸三第１図 第２図
Claims (1)
- （１）絶縁物質上に形成された第１導電型半導体層と、 該第１導電型半導体層の少なくとも一部に形成された、
該半導体層に比し高濃度の第２導電型半導体領域とを有
する半導体装置において、 上記第２導電型半導体領域間に形成されるゲート直下の
ＭＯＳＦＥＴのチャネル領域の全体または少なくともそ
の一部の領域の結晶欠陥の数がその他の領域に比べて少
ないことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63089295A JP2813710B2 (ja) | 1988-04-13 | 1988-04-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63089295A JP2813710B2 (ja) | 1988-04-13 | 1988-04-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01261869A true JPH01261869A (ja) | 1989-10-18 |
| JP2813710B2 JP2813710B2 (ja) | 1998-10-22 |
Family
ID=13966688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63089295A Expired - Lifetime JP2813710B2 (ja) | 1988-04-13 | 1988-04-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2813710B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0774362A (ja) * | 1993-09-06 | 1995-03-17 | Nec Corp | 薄膜トランジスタおよびその製造方法 |
| US5514880A (en) * | 1992-10-28 | 1996-05-07 | Mitsubishi Denki Kabushiki Kaisha | Field effect thin-film transistor for an SRAM with reduced standby current |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59195871A (ja) * | 1983-04-20 | 1984-11-07 | Mitsubishi Electric Corp | Ｍｏｓ電界効果トランジスタの製造方法 |
| JPS59228763A (ja) * | 1983-06-10 | 1984-12-22 | Seiko Epson Corp | 半導体装置 |
| JPS61166074A (ja) * | 1985-01-17 | 1986-07-26 | Fujitsu Ltd | 絶縁ゲ−ト型トランジスタ及びその製造方法 |
-
1988
- 1988-04-13 JP JP63089295A patent/JP2813710B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59195871A (ja) * | 1983-04-20 | 1984-11-07 | Mitsubishi Electric Corp | Ｍｏｓ電界効果トランジスタの製造方法 |
| JPS59228763A (ja) * | 1983-06-10 | 1984-12-22 | Seiko Epson Corp | 半導体装置 |
| JPS61166074A (ja) * | 1985-01-17 | 1986-07-26 | Fujitsu Ltd | 絶縁ゲ−ト型トランジスタ及びその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5514880A (en) * | 1992-10-28 | 1996-05-07 | Mitsubishi Denki Kabushiki Kaisha | Field effect thin-film transistor for an SRAM with reduced standby current |
| US5736438A (en) * | 1992-10-28 | 1998-04-07 | Mitsubishi Denki Kabushiki Kaisha | Field effect thin-film transistor and method of manufacturing the same as well as semiconductor device provided with the same |
| JPH0774362A (ja) * | 1993-09-06 | 1995-03-17 | Nec Corp | 薄膜トランジスタおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2813710B2 (ja) | 1998-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |