JPH0126192B2

JPH0126192B2 -

Info

Publication number: JPH0126192B2
Application number: JP55166084A
Authority: JP
Inventors: Tadayoshi Enomoto
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1980-11-25
Filing date: 1980-11-25
Publication date: 1989-05-22
Also published as: JPS5789257A

Description

【発明の詳細な説明】本発明はオフセツトゲート構造を持つ絶縁ゲー
ト型電界効果トランジスタの製造方法に関する。

以下では、簡単のためオフセツトゲートをOG
（Offset Gate）、絶縁ゲート型電界効果トランジ
スタをIGFET（Insulated Gate Field Effect
Transistrr）、オフセツトゲート構造のIGFETを
OG―IGFETと呼ぶ。OGのない通常のIGFETは
バイポーラ形のトランジスタに比べて、素子寸法
が小さい、入力インピーダンスが高い、製造方法
が簡単である、等の優れた特徴があるため、デイ
ジタルあるいはアナログ等各種の集積回路に広く
応用されている。集積度を増し、大規模集積回路
を実現させるためには、さらに微細化した
IGFET、所謂、HMOS（High performance
Metal―Oxide―Semiconductor）を使用する必
要がある。しかし、該HMOS―IGFETのドレイ
ンとソース間の破壊電圧、即ちドレイン耐圧は
高々10V前後である。またIGFETはデイスプレ
イ装置用駆動回路や高耐圧スイツチング回路等、
高耐圧素子への応用も考えられるが、従来の構造
ではその耐圧は高々数十Ｖ前後である。従つて、
これら大規模集積回路用の微細化IGFETやデイ
スプレイ装置用IGFETの高耐圧化が近年特に要
望されるようになつてきた。周知のように、
DSA（Diggusion Self―Alignment）構造の
IGFETあるいは第１図に示したOG―IGFET等
が開発され、素子の耐圧は飛躍的に向上してき
た。

第１図において、１は不純物濃度（以下簡単の
ために、単に「濃度」という）の低い半導体基板
２および３はそれぞれ該半導体基板１と異なる導
電形で高い濃度のドレイン領域およびソース領域
である。４はゲート絶縁膜、５はゲートであり、
ゲート電圧を変えることにより該ゲート直下で、
該ゲート絶縁膜と該半導体基板との境界近傍のチ
ヤネル領域６が反転層を形成し、その電気伝導が
制御される。該チヤネル領域と該ドレイン領域に
それぞれ接するように、半導体不純物層、即ち、
OG領域７が形成されている。該OG領域７は該
ドレイン領域２や該ソース領域３と同じ導電形で
あるが、濃度が異なる（通常低い濃度の）半導体
層であり、そのチヤネル方向への長さを８で示
す。

９および１０はそれぞれドレイン領域およびソ
ース領域の電極である。ゲート５とソース電極１
０との間に適当な大きさのゲート電圧を印加し
て、チヤネル領域６に反転層を形成する。ドレイ
ン電極９とソース電極１０との間の電位差、即ち
ドレイン電圧が小さい場合には、ソース領域３よ
りチヤネル領域６に注入される荷電担体はさらに
OG領域７に流入し、ドレイン領域２へと流れ込
む。この場合OG領域７はドレイン領域２と全く
同じ機能を果す。ドレイン電圧が高くなると、半
導体基板１とOG領域７との接合から広がる空乏
層が該OG領域７内でピンチオフを起こす。この
ため、該OG領域７ではドレイン領域２およびソ
ース領域３方向に大きな電圧降下が生じ、チヤネ
ル領域６に加わる実効的な電圧が下がり、該チヤ
ネル領域の破壊電圧以下に制限することができ
る。このため、チヤネル領域６は破壊せず高耐圧
化が可能となる。このような構成のOG―IGFET
は、見掛け上、半導体基板１がゲート電極として
働き、OG領域７の電気伝導を制御する接合形電
界効果トランジスタとチヤネル領域６の部分に形
成されているIGFETが直列に接続された回路、
即ち、第２図に示した回路と等価であると見做せ
る。

第２図において、１１および１２はそれぞれ前
記接合形電界効果トランジスタおよび前記
IGFETで、Ｍは両トランジスタの接続点を示し
ている。

従つて、ドレイン電圧が大きくなると、接合形
電界効果トランジスタ１１がピンチオフを起し、
IGFET１２に加わる電圧、即ちＭ点とＳ（ソー
ス）端子間の電圧はそれ以後、ドレイン電圧、即
ちＤ（ドレイン）端の電圧の上昇に対してほぼ一
定となる。接合形電界効果トランジスタ１１のピ
ンチオフ電圧を適当に選べば、IGFET１２に加
わる電圧を該IGFET１２の破壊電圧以下に選ぶ
ことができる。これはドレイン電圧の増加を接合
形電界効果トランジスタ１１が吸収することによ
るものでOG―IGFETの高耐圧化が可能となる。

OG領域７（第１図）、即ち、接合形電界効果
トランジスタ１１（第２図）に流れる電流は、該
OG領域７がピンチオフを起しているか否かにか
かわらず、OG領域７の不純物量に比例し、OG
領域７のチヤネル方向への長さ８に反比例する。
従つて、OG―IGFETの高耐圧化、低オン抵抗化
を達成する目的はもとより、常に所望のデバイス
特性をばらつきなく実現させるために、OG領域
７の不純物量やチヤネル方向への長さ８を製造プ
ロセスに無関係に一定に保つことが重要である。

以上、第１図、第２図を用いてチヤネル領域６
とドレイン領域２との間にのみOG領域７を備え
たOG―IGFETを説明した。チヤネル領域６の両
側に、即ち、チヤネル領域６とドレイン領域２と
の間およびチヤネル領域６とソース領域３との間
にそれぞれOG領域７を備えたOG―IGFETの等
価回路を第３図に示す。同図において、１３はド
レイン領域とチヤネル領域間のOG領域に形成さ
れる見かけ上の接合形電界効果トランジスタ、１
４はチヤネル領域に形成されるIGFET、１５は
チヤネル領域とソース領域間のOG領域に形成さ
れる見かけ上の接合形電界効果トランジスタであ
る。該OG―IGFETは双方向性であるから、その
動作、機能は本質的に第１図あるいは第２図に示
したOG―IGFETと同様であるからここではその
説明を省略する。

第３図に示したOG―IGFETの従来用いられて
いた製造工程を、半導体基板のチヤネル方向への
断面図、第４図ａないし第４図ｅを用いて説明す
る。

第４図ａに示したように比較的低濃度の半導体
基板２１を準備し、該半導体基板２１の表面に絶
縁膜２２を形成する。次に第４図ｂのようにドレ
イン領域、OG領域、チヤネル領域、ソース領域
が形成される部分の絶縁膜２２を写真蝕刻技術に
より除去した後、露出した半導体基板２１の表面
に改めて絶縁膜２３を形成する。次に該絶縁膜２
３上に金属膜２４０例えば、高不純物濃度のポリ
シリコン層等を形成する。次にゲートおよびゲー
トバスラインとなる部分を残し、写真蝕刻技術を
用い、該金属膜２４０を除去すれば、第４図ｃの
ようになる。２４は該ゲートで、ゲートバスライ
ンは図示されていない。

次に、半導体基板２１と異なる導電形の不純物
を拡散あるいはイオン打込み等で半導体基板２１
に導入し、半導体層２５０を形成する。該半導体
層２５０の一部が後述するOG領域２５１および
２５２となる。

この時、ゲート２４および厚い絶縁膜２２が該
不純物の選択マスクとして働く。次いで、ゲート
２４を含む半導体基板２１の表面に厚い絶縁膜２
６を形成し次に写真蝕刻技術を用いて第４図ｄに
示すようにドレイン領域およびゲート領域が形成
される部分の該厚い絶縁膜を除去する。次いで半
導体基板２１と異る導電形の高濃度不純物層を該
半導体基板２１中に形成し、ドレイン領域２７お
よびソース領域２８とする。なお、該ドレイン領
域およびソース領域の不純物濃度はOG領域２５
１および２５２の不純物濃度に比べ、通常は極め
て高い。次いで、絶縁膜２６の除去後、半導体基
板２１の表面に厚い絶縁膜２９を第４図ｅのよう
に形成し、写真蝕刻技術により、ドレイン領域２
７、ゲート取り出し部（図示しない）ソース領域
２８を露出する。次に、配線用金属膜を蒸着し、
再び写真蝕刻技術を用いてドレイン電極３１、ゲ
ート電極（図示しない）、ソース電極３２を形成
する。次いで、図示しないが、さらに保護用絶縁
膜を形成し、次にドレイン電極、ゲート電極ソー
ス電極が接続されているボンデイングパツドの金
属部分を露出させる。

以上、従来の高耐圧化されたOG―IGFETの代
表的な製造工程を述べた。デバイス製造工程中に
生ずるウエハー間あるいはロツト間のデバイス特
性のばらつきを除去することが望ましい。このた
めには、第１図に示したOG領域７あるいは第４
図に示したOG領域２５１および２５２の不純物
量やチヤネル方向への長さを常に一定に保つこと
が必要である。該不純物量のばらつきの問題は、
イオン打込み技術を用いることにより比較的容易
に解決できる。ところが、第４図ｄで示した工程
より明らかなように、従来の製造方法ではOG領
域２５１および２５２のチヤネル方向への長さは
ゲート２４とドレイン領域２７あるいはソース領
域２８を形成するための２つの工程により決定さ
れる。このため、マスク目合せによる誤差がウエ
ハー毎に生ずるから、OG領域２５１および２５
２のチヤネル方向への長さもウエハー毎に異る値
に設定される。

この結果、同一駆動条件のもとでも、従来の製
造方法で作られた該OG―IGFETのドレイン電
流、ドレイン耐圧等諸特性は製造条件毎、ロツト
毎、あるいはウエハー毎に異る、という欠点、即
ち、デバイス間の特性のばらつきという重大な欠
点が生じていた。

本発明の目的は上記欠点を取り除き、製造条件
に無関係で、かつウエハー間、ロツト間でデバイ
ス特性に差（ばらつき）のない高耐圧化された
OG―IGFETを実現するための製造方法を提供す
るものである。

本発明によれば、ドレイン領域とゲート電極直
下のチヤネル領域との間の半導体基板中（以下Ａ
領域という）およびソース領域と該チヤネル領域
との間の該半導体基板中（以下Ｂ領域という）に
不純物半導体層より成る第１のオフセツトゲート
領域と第２のオフセツトゲート領域をそれぞれ備
えた絶縁ゲート型電界効果トランジスタの製造方
法において、該ゲート電極の両側でドレイン領域
となる部分の該半導体基板（以下Ｃ領域という）
上およびソース領域となる部分の半導体基板（以
下Ｄ領域という）上にそれぞれ該ゲート電極と同
一の第１の導電性膜および第２の導電性膜を該ゲ
ート電極と同時に形成し、該Ａ領域および該Ｂ領
域上を絶縁膜等の第１のマスク材料でカバーした
後、該第１および該第２の導電性膜を除去し、該
Ｃ領域および該Ｄ領域を露出させるかあるいは該
第１のマスク材料より薄い膜厚の第２のマスク材
料でカバーするかして、該半導体基板中に不純物
を導入することにより、該ドレイン領域およびソ
ース領域を形成し、これと同時に、該第１および
該第２のマスク材料の膜厚の差あるいは第２のマ
スク材料の有無を用いて、該ドレイン領域および
該ソース領域の不純物濃度より低濃度の該第１の
オフセツトゲート領域および該第２のオフセツト
ゲート領域をそれぞれ該Ａ領域および該Ｂ領域に
形成することにより、該第１および該第２のオフ
セツトゲート領域のチヤネル方向への長さを該ゲ
ート電極に対し自己整合させることを特徴とした
オフセツトゲート領域を備えた絶縁ゲート型電界
効果トランジスタの製造方法が得られる。

さらに本発明によれば、ドレイン領域とゲート
直下のチヤネル領域との間の半導体基板中（以下
Ａ領域という）あるいはソース領域と該チヤネル
領域との間の該半導体基板中（以下Ｂ領域とい
う）のいずれか一方に不純物半導体層より成るオ
フセツトゲート領域を備えた絶縁ゲート型電界効
果トランジスタの製造方法において、該ゲート電
極の両側で、ドレイン領域となる部分の該半導体
基板（以下Ｃ領域という）上およびソース領域と
なる部分の半導体基板（以下Ｄ領域という）上に
それぞれ該ゲート電極と同一の第１の導電性膜お
よび第２の導電性膜を該ゲート電極と同時に形成
し、該Ａ領域および該Ｂ領域上を絶縁膜等の第１
のマスク材料でカバーした後、該第１および該第
２の導電性膜を除去し、該Ｃ領域および該Ｄ領域
を露出させるかあるいは該第１のマスク材料より
薄い膜厚の第２のマスク材料でカバーするかし
て、さらに該Ａ領域上あるいは該Ｂ領域上のいず
れか一方の該第１のマスク材料を除去し、該半導
体基板中に不純物を導入することにより、該ドレ
イン領域およびソース領域を形成し、さらに該Ａ
領域あるいは該Ｂ領域のうち、該第１のマスク材
料が除去されているいずれか一方を該ドレイン領
域あるいは該ソース領域の一部とし、これと同時
に、該第１および該第２のマスク材料の膜厚の差
あるいは該第２のマスク材料の有無を利用して、
該ドレイン領域および該ソース領域の不純物濃度
より低濃度の該オフセツト領域を該第１のマスク
材料でカバーされている該Ａ領域あるいは該Ｂ領
域のいずれか一方に形成することにより、該オフ
セツトゲート領域のチヤネル方向への長さを該ゲ
ート電極に対し自己整合させることを特徴とした
オフセツトゲート領域を備えた絶縁ゲート型電界
効果トランジスタの製造方法が得られる。

以下では、チヤネル方向への断面図を第５図ａ
ないし第５図ｆを用いて本発明の製造方法の実施
例を説明する。本実施例では一例としてゲート電
極の両側にOG領域を備えたOG―IGFET（第３図
参照）を用いることにする。

まず、第５図ａに示すように、比較的低濃度の
半導体基板、例えば不純物濃度が１立方cm当り
10¹⁵程度のシリコン基板を準備し、該半導体基板
４１の表面に、例えば厚さ１ミクロンの絶縁膜４
２を形成する。

次に、第５図ｂに示すように、ドレイン領域、
OG領域、チヤネル領域、ソース領域が形成され
る部分の絶縁膜４２を写真蝕刻技術により除去す
る。

次に、露出した半導体基板４１の表面に絶縁膜
４３例えば厚さ400ないし1000オングストローム
のシリコン酸化膜を形成した後、該絶縁膜４３上
に、厚さ約5000オングストロームの金属膜４４、
例えば高濃度に不純物が導入され電気導通性の優
れたポリシリコン層を形成する。さらに、該金属
膜４４に絶縁膜４５、例えばシリコン酸化膜ある
いはシリコン窒化膜等を形成する。

次に、第５図ｃに示したように、写真蝕刻技術
を用い、ゲート電極４４１と図示されないゲート
バスラインとされる部分の導電性膜、第１の導電
性膜４４２、第２の金属膜４４３およびこれら導
電性膜の上下にある絶縁膜４３および４５を除去
する。

次に、第５図ｄに示すように、半導体基板４１
の露出した表面にのみ絶縁膜４８を形成する。該
絶縁膜４８と該絶縁膜４３が共に同一絶縁材料、
例えば、シリコン酸化膜であつてもよい。この場
合、該絶縁膜４８の膜厚を該絶縁膜４３のそれに
比べ大きい値とする。写真蝕刻技術を用いて、絶
縁膜４５２，４５３該第１の導電性膜４４２と第
２の導電性膜４４３を順次除去すれば第５図ｅに
示すようになる。この時、絶縁膜４５１も除去し
てもかまわない。

次に、薄い絶縁膜４３および厚い絶縁膜４８を
介して該絶縁膜直下の半導体基板４１の表面近傍
に該半導体基板４１と異なる導電形の不純物を導
入し、薄い絶縁膜４３直下に高濃度の、例えば１
平方cm当り５×10¹⁵の不純物半導体層、即ちドレ
イン領域４９とソース領域５０および厚い絶縁膜
４８直下に、低濃度の、例えば１平方cm当り１×
10¹²の不純物半導体層即ち、第１のOG領域４６
と第２のOG領域４７を同時に形成する。この
時、ゲート４４１、十分厚い絶縁膜４２が該不純
物の選択マスクとして働くから、これら４４１、
４２直下の半導体基板中には該不純物半導体層は
形成されない。

次に、第５図ｆに示すように、絶縁膜４５１を
除去した後、表面に厚い絶縁膜５１を形成し、写
真蝕刻技術により、該絶縁膜に穴をあけ、ドレイ
ン領域４９、図示しないゲート取り出し部分、ソ
ース領域５０を露出させる。次に配線用金属膜を
蒸着し、再び写真蝕刻技術によりドレイン電極５
２、図示しないゲート電極、ソース電極５３を形
成する。次いで、図示しない絶縁膜をさらに形成
した後、該ドレイン電極５２、ゲート電極、ソー
ス電極５３が接続されているボンデイングパツド
の金属部分を露出させる。

以上の説明では、OG領域がゲートの両側に各
１個ずつ設けられた構造のOG―IGFET（第３図
参照）の製造方法を説明した。ゲート電極の左側
にのみOG領域を備えたOG―IGFET（第１図参
照）の場合も、第５図ｅにおいて絶縁膜４８１あ
るいは４８２のいずれか一方を写真蝕刻技術を用
いて除去することにより、上記と全く同様な製造
方法が適用される。今、例えば絶縁膜４８１を除
去するとする。次に、前記同様該半導体基板４１
と異なる導電形の不純物を導入すれば、第５図ｅ
において、既に除去された該絶縁膜４８１直下の
半導体基板中にもドレイン領域が形成される。一
方、ソース領域５０および除去しない絶縁膜４８
２直下に該第２のOG領域４７は前記と同様に形
成される。

以上本発明の実施例を説明した。

本発明によれば、ゲート電極の両側に第１およ
び第２の金属膜を該ゲート電極と同時に形成し、
該ゲート電極と第１の金属膜および該ゲート電極
と第２の金属膜との間の半導体基板中の両方に第
１および第２のオフセツトゲート領域を形成し、
次に第１の導電性膜および第２の導電性膜直下の
半導体基板中にそれぞれドレイン領域およびソー
ス領域を形成することにより、ゲート電極とドレ
イン領域およびゲート電極とソース領域に対しそ
れぞれ自己整合された第１および第２のOG領域
が形成される。従つて、OG領域のチヤネル方向
への長さは常に設計値通りとなり、製造条件の違
いによるばらつきは全く生じない。

言い換えれば、デバイス相互間、ウエハー間、
ロツト間で、OG領域のチヤネル方向への長さの
ばらつきは全く生じることがないから、特性が均
一で、かつ優れ、歩留りの高いデバイスを実現で
きる。さらに、本発明によれば、OG領域のチヤ
ネル方向への長さはゲート電極と第１の導電性膜
およびゲート電極と第２の導電性膜との距離で与
えられるから、OG領域の長さを自由に選択・設
計ができる。さらに該ゲート電極と該導電性膜と
の間隔距離は加工技術の向上に伴い飛躍的に小さ
くすることができるから高耐圧大電力用OG―
IGFETのみばかりか、大規模集積回路用の微細
素子として極めて有利である。さらに本発明によ
れば、前記の様にOG領域の長さは各デバイス間
で全く等しい上、OG領域の不純物濃度もイオン
打込み等により極めて正確に得られるから、デバ
イス特性のばらつきに対するマージンをあまり考
慮する必要はない。従つてデバイスのスイツチン
グスピード、周波特性、オフセツト電圧、歪特性
等も設計値と等しいか、極めて近い値が得られ
る。なお、ゲート電極の片側にのみOG領域を備
えたOG―IGFETにおいても前記特徴が達成され
ることは明らかである。

なお、以上述べた実施例で用いて絶縁膜や金属
膜の材質および膜厚、不純物の種類や濃度等は一
例であつて、これらの値に限定されず本発明の機
能が達成されれば、どのような値でもかまわな
い。

さらに絶縁膜、金属膜、ドレイン領域、ソース
領域、OG領域の形成方法あるいは写真蝕刻技術
の方法も上記目的が達成されればどのような方法
を用いてもかまわない。

【図面の簡単な説明】

第１図は高耐圧化されたオフセツトゲート
（OG）構造の絶縁ゲート型電界効果トランジス
タ（IGFET）の構造を示す模式図で、ゲート電
極の片側にのみOG領域がある場合の一例、第２
図は第１図に示したOG―IGFETの等価回路であ
る。第３図はゲート電極の両側にOG領域を持つ
OG形IGFETの等価回路である。第４図ａないし
第４図ｅは第３図に示したOG―IGFETを形成す
るための製造工程を示した従来例である。第５図
ａないし第５図ｆはOG―IGFETを形成するため
の製造工程を示す本発明の一実施例で、第３図に
示したOG―IGFETを一例に用いている。第１図において、１は半導体基板、２はドレイ
ン領域、３はソース領域、４はゲート絶縁膜、５
はゲート電極、６はチヤネル領域、７はオフセツ
トゲート領域、８はオフセツトゲート領域のチヤ
ネル方向への長さ、９および１０はそれぞれドレ
イン電極およびゲート電極である。第２図および第３図において、１１，１３，１
５は接合形電界効果トランジスタ、１２，１４は
絶縁ゲート型電界効果トランジスタである。第４図において、２１は半導体基板、２２，２
３，２６，２９は絶縁膜、２４０，２４は金属
膜、２５１，２５２はオフセツトゲート領域、２
７はドレイン領域、２８はソース領域、３１はド
レイン電極、３２はソース電極である。第５図において、４１は半導体基板、４２，４
３，４５，４８１，４８２，５１は絶縁膜、４
４，４４１，４４２，４４３は導電性膜、特に４
４１はゲート電極、４９はドレイン領域、５０は
ソース領域、４６，４７はオフセツトゲート領
域、５２はドレイン電極、５３はソース電極であ
る。

Claims

【特許請求の範囲】１ドレイン領域とゲート電極直下のチヤネル領
域との間の半導体基板中（以下Ａ領域という）お
よびソース領域と該チヤネル領域との間の該半導
体基板中（以下Ｂ領域という）に不純物半導体層
より成る第１のオフセツトゲート領域と第２のオ
フセツトゲート領域をそれぞれ備えた絶縁ゲート
型電界効果トランジスタの製造方法において、該
ゲート電極の両側でドレイン領域となる部分の該
半導体基板（以下Ｃ領域という）上およびソース
領域となる部分の半導体基板（以下Ｄ領域とい
う）上にそれぞれ該ゲート電極と同一の第１の導
電性膜および第２の導電性膜を該ゲート電極と同
時に形成し、該Ａ領域および該Ｂ領域上を絶縁膜
等の第１のマスク材料でカバーした後、該第１お
よび該第２の導電性膜を除去し、該Ｃ領域および
該Ｄ領域を露出させるかあるいは該第１のマスク
材料より薄い膜厚の第２のマスク材料でカバーす
るかして、該半導体基板中に不純物を導入するこ
とにより、該ドレイン領域およびソース領域を形
成し、これと同時に、該第１および該第２のマス
ク材料の膜厚の差あるいは第２のマスク材料の有
無を用いて、該ドレイン領域および該ソース領域
の不純物濃度より低濃度の該第１のオフセツトゲ
ート領域および該第２のオフセツトゲート領域を
それぞれ該Ａ領域および該Ｂ領域に形成すること
により、該第１および該第２のオフセツトゲート
領域のチヤネル方向への長さを該ゲート電極に対
し自己整合させることを特徴としたオフセツトゲ
ート領域を備えた絶縁ゲート型電界効果トランジ
スタの製造方法。２ドレイン領域とゲート直下のチヤネル領域と
の間の半導体基板中（以下Ａ領域という）あるい
はソース領域と該チヤネル領域との間の該半導体
基板中（以下Ｂ領域という）のいずれか一方に不
純物半導体層より成るオフセツトゲート領域を備
えた絶縁ゲート型電界効果トランジスタの製造方
法において、該ゲート電極の両側で、ドレイン領
域となる部分の該半導体基板（以下Ｃ領域とい
う）上およびソース領域となる部分の半導体基板
（以下Ｄ領域という）上にそれぞれ該ゲート電極
と同一の第１の導電性膜および第２の導電性膜を
該ゲート電極と同時に形成し、該Ａ領域および該
Ｂ領域上を絶縁膜等の第１のマスク材料でカバー
した後、該第１および該第２の導電性膜を除去
し、該Ｃ領域および該Ｄ領域を露出させるかある
いは該第１のマスク材料より薄い膜厚の第２のマ
スク材料でカバーするかして、さらに該Ａ領域上
あるいは該Ｂ領域上のいずれか一方の該第１のマ
スク材料を除去し、該半導体基板中に不純物を導
入することにより、該ドレイン領域およびソース
領域を形成し、さらに該Ａ領域あるいは該Ｂ領域
のうち、該第１のマスク材料が除去されているい
ずれか一方を該ドレイン領域あるいは該ソース領
域の一部とし、これと同時に、該第１および該第
２のマスク材料の膜厚の差あるいは該第２のマス
ク材料の有無を利用して、該ドレイン領域および
該ソース領域の不純物濃度より低濃度の該オフセ
ツト領域を該第１のマスク材料でカバーされてい
る該Ａ領域あるいは該Ｂ領域のいずれか一方に形
成することにより、該オフセツトゲート領域のチ
ヤネル方向への長さを該ゲート電極に対し自己整
合させることを特徴としたオフセツトゲート領域
を備えた絶縁ゲート型電界効果トランジスタの製
造方法。