JPS6064473A - Ｍｏｓ型トランジスタ - Google Patents
Ｍｏｓ型トランジスタInfo
- Publication number
- JPS6064473A JPS6064473A JP58173366A JP17336683A JPS6064473A JP S6064473 A JPS6064473 A JP S6064473A JP 58173366 A JP58173366 A JP 58173366A JP 17336683 A JP17336683 A JP 17336683A JP S6064473 A JPS6064473 A JP S6064473A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- type transistor
- transistor
- drain
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、集積化に適した高耐圧ＭＯ８型トランジスタ
に関するものである。
に関するものである。
高耐圧ＭＯ８型トランジスタに関しては、従来より、第
１図に示すオフセットゲート構造ＭＯ８型トランジスタ
、第２図に示ず縦３ｆｆｉ ］） Ｓ Ａ構造ＭＯ８型
トランジスタ等が知られているが、次のような欠点を有
している。
１図に示すオフセットゲート構造ＭＯ８型トランジスタ
、第２図に示ず縦３ｆｆｉ ］） Ｓ Ａ構造ＭＯ８型
トランジスタ等が知られているが、次のような欠点を有
している。
縦形ＤＳＡ構造ＭＯ８＠’Ｊ）ランジスタに関しては、
その構造及び電流経路から集積化は適さない。
その構造及び電流経路から集積化は適さない。
又、オフセットゲート構造ＭＯ８型トランジスタに於て
り２、第１図に示すように、ドレイン−基板間の接合耐
圧を向上させるために、ドレイン拡散層＝１を、同極性
のウェル：２で囲んでいるが、ウェルの拡散層がシが大
きいため、面積が増大してし捷う。さらに、同一半導体
７！！：４ｉｖ上に高耐圧ＣＭ ＯＳ ＠’ｆｉ造を形
成しようとする七、第１図の構造？ ｐ 型Ｍ ＯＢ
）ランジスタにも応用しようとすれば、ドレインを囲む
ｐ型ウェルよりさらに深いｎ型ウェルを作らねばならず
、必然的に、ｐ型工ピタキシャル層：３も厚くしなけれ
ばならない。
り２、第１図に示すように、ドレイン−基板間の接合耐
圧を向上させるために、ドレイン拡散層＝１を、同極性
のウェル：２で囲んでいるが、ウェルの拡散層がシが大
きいため、面積が増大してし捷う。さらに、同一半導体
７！！：４ｉｖ上に高耐圧ＣＭ ＯＳ ＠’ｆｉ造を形
成しようとする七、第１図の構造？ ｐ 型Ｍ ＯＢ
）ランジスタにも応用しようとすれば、ドレインを囲む
ｐ型ウェルよりさらに深いｎ型ウェルを作らねばならず
、必然的に、ｐ型工ピタキシャル層：３も厚くしなけれ
ばならない。
さらに果梗化するためには、基板電極の取り出し方もく
ふうする必要がある。又、ドレインをウェルで回着なけ
れば、耐圧はイｉ・下してｔ、−Ｆう。本発明け、かか
る欠点を除去１７たものである。
ふうする必要がある。又、ドレインをウェルで回着なけ
れば、耐圧はイｉ・下してｔ、−Ｆう。本発明け、かか
る欠点を除去１７たものである。
本発明は、集積化に適し、従来の０ＭＯ８製造技術の延
長で作成でき、従来のセルファラインゲート構造ＭＯ８
型トランジスタ集積半導体装置と同一工程数で作成でき
る高耐圧ＭＯ８型トランジスタを提供することにある。
長で作成でき、従来のセルファラインゲート構造ＭＯ８
型トランジスタ集積半導体装置と同一工程数で作成でき
る高耐圧ＭＯ８型トランジスタを提供することにある。
以下、実施例に基づき本発明の詳細な説明する。
婢３図に、本発明のトランジスタを用いｆｒＯＭＯ８梢
造の模式図を示す。低耐圧０Ｍ０Ｅ１回路部：３１と、
高耐圧ＣＭＯ８回路部が同時に形成されている。ｐ型半
導体基板：３３上にｎ型ウェル；５４を形成し、素子分
離、ソース、ドレイン、基＄２電位取り出し口として、
ｐ型拡散層；６５及びｎ散拡散層＝６６が形成されてい
る。低耐圧トランジスタのｐ型セルファライン拡散層及
び、高耐圧トランジスタのオフセラトル散拡ＨＩ＠：ｓ
７が同時に形成さね、同様に、ｎ型拡散層：３８も同様
に同時に形成される。ここで、高耐圧トランジスタのド
レイン拡散層が、オフセット拡散層でかこ筐れ、見かけ
上基板及びウェルとの接合の曲率半径が大きくなり、ド
レイ／耐圧が向上する。
造の模式図を示す。低耐圧０Ｍ０Ｅ１回路部：３１と、
高耐圧ＣＭＯ８回路部が同時に形成されている。ｐ型半
導体基板：３３上にｎ型ウェル；５４を形成し、素子分
離、ソース、ドレイン、基＄２電位取り出し口として、
ｐ型拡散層；６５及びｎ散拡散層＝６６が形成されてい
る。低耐圧トランジスタのｐ型セルファライン拡散層及
び、高耐圧トランジスタのオフセラトル散拡ＨＩ＠：ｓ
７が同時に形成さね、同様に、ｎ型拡散層：３８も同様
に同時に形成される。ここで、高耐圧トランジスタのド
レイン拡散層が、オフセット拡散層でかこ筐れ、見かけ
上基板及びウェルとの接合の曲率半径が大きくなり、ド
レイ／耐圧が向上する。
又、イ氏耐圧トランジスタ領域は、ドレイン引出ｆａｔ
１ｍをオフセット拡散層で囲号ないことより、面積の
′ｌ？？大ケ着ねかたい。
１ｍをオフセット拡散層で囲号ないことより、面積の
′ｌ？？大ケ着ねかたい。
第４図に、本発明ｌ特許請求の範囲（１）のＭｏｓｐｇ
トランジスタの構造枠４式図ｔ、第５図１に本発明ｌ特
許請求の範囲（２）の１Ａ０８型トランジスタの構造模
式図を示す。第４図と第５図全比べると、第５図には、
第４図に存在するドレイン拡散１ｉ′！ｌ： ５２のチ
ャネル仲１と反対方向にあるオフセット拡ｉＷハ巽力（
、チャネルとして活用されて（ｂること〃二わ力）Ｚ）
。このように、オフセットゲート構造ＭＯ８型トランジ
スタ全、ドレイン金中心に向かい合わせに３１成するこ
とにより、相対的に面＊！： （Ｚ） ＆ｉ少％） ｉ
ｉ、 ７’Ｊ’ Ｚ）ことが出来る。また、ドレイン拡
散層ヲメ゛フセット領域拡散層で聞Ａ７でいる六−め、
内１圧はイ琢：ｌ”１．、かい。
トランジスタの構造枠４式図ｔ、第５図１に本発明ｌ特
許請求の範囲（２）の１Ａ０８型トランジスタの構造模
式図を示す。第４図と第５図全比べると、第５図には、
第４図に存在するドレイン拡散１ｉ′！ｌ： ５２のチ
ャネル仲１と反対方向にあるオフセット拡ｉＷハ巽力（
、チャネルとして活用されて（ｂること〃二わ力）Ｚ）
。このように、オフセットゲート構造ＭＯ８型トランジ
スタ全、ドレイン金中心に向かい合わせに３１成するこ
とにより、相対的に面＊！： （Ｚ） ＆ｉ少％） ｉ
ｉ、 ７’Ｊ’ Ｚ）ことが出来る。また、ドレイン拡
散層ヲメ゛フセット領域拡散層で聞Ａ７でいる六−め、
内１圧はイ琢：ｌ”１．、かい。
第６図に、本発明特許請求の範囲（３）のＭＯ８型トラ
ンジスタの構造模式図を示す。８Ｐ′６図の破線；７６
内にドレイン引出しアルミ配線等があると、チャネル等
、電流経路内に電界が極部的に資財し、耐圧が以下して
し甘う。そのため、フィールド・プレート等、故意にき
剪った電位を４乏るアルミ等以外は、トランジスタの電
流経路内に大引ることは、耐圧のイバ下につながる。第
６図では、ドレイン電極のアルミによる引出しニア７を
、横方向に行かっている。
ンジスタの構造模式図を示す。８Ｐ′６図の破線；７６
内にドレイン引出しアルミ配線等があると、チャネル等
、電流経路内に電界が極部的に資財し、耐圧が以下して
し甘う。そのため、フィールド・プレート等、故意にき
剪った電位を４乏るアルミ等以外は、トランジスタの電
流経路内に大引ることは、耐圧のイバ下につながる。第
６図では、ドレイン電極のアルミによる引出しニア７を
、横方向に行かっている。
本発明は、高耐圧Ｍ ’ＯＳ型トランジスタに於て集積
化に適し、０ＭＯ８構造に出来、倶°耐圧回路部は面積
が増大せず、従来＋７．） ＣＭ ＯＳ製造技術の延長
で製造出来るなどすぐねた効果を有する。
化に適し、０ＭＯ８構造に出来、倶°耐圧回路部は面積
が増大せず、従来＋７．） ＣＭ ＯＳ製造技術の延長
で製造出来るなどすぐねた効果を有する。
賽だ本発明で、低濃変不純物拡散層を素子分能に用いて
いる１４０Ｓ型集積回路では、本発明のオフセット拡散
層として、イバ・＃度不純物拡散ｒ＠を用いることによ
り、同様の効果が得られる。
いる１４０Ｓ型集積回路では、本発明のオフセット拡散
層として、イバ・＃度不純物拡散ｒ＠を用いることによ
り、同様の効果が得られる。
１だ本発明で、プラズマディスプレイ、ＫＬ。
螢光表示管等、高蕾圧を必要とする表示装置のコントロ
ーラとＣ％ＡＯＳドライノ（を１チツブイヒすることが
容易となった。
ーラとＣ％ＡＯＳドライノ（を１チツブイヒすることが
容易となった。
第１ＥＱｉ、ｔ、従来のオフセットゲート構造ＭＯ８型
トランジスタ。第２図は、従来のＡｔ４Ｙ：Ｕ ＳＡ
構造Ｍ ＯＳ型トランジスタ。箆５図は、木登［ｌ１４
のＭＯ８剰トランジスタを用（へ７１−ＣＭＯ８回路の
眉ｑ造模式図。第４図、第５図、第６図は、本発明のＫ
耐ＩＥ Ｍ Ｑ Ｓ型トランジスタの構造模式（ス１
゜１・・・ｎ＋ドレイン拡散層 ２・・・ｎ型ウェル６
・・・ｐ−エピタキシャル層 ４・・・ｎ−オフセット拡散ｒ＠ ５・・・ｎ＋ソース拡散層 ６・・・ｐ＋基板７・・・
電流経路 １１・・・ｎ＋基板１２・・・ｎ−エピタキ
シャルＩφ １３・・・ｐ型ウェル １４・・・ｎ＋ソース４広散層
１５・・・電流経路 ５１・・・但・耐圧回路部。 ５２・・・高耐圧回路部 ６９・・・ゲート４０・・・
ソース ４１・・・ドレイン５１．６１．７１ ・・・
ソース ５２．６２．７２ ・・・ドレイン ５５、６３．７３ ・・・オフセット拡散層５４、６４
．７４ ・・・素子分離拡散層５５、６５．７５ 、、
、ゲート 以 上 出願人 株式会社 諏訪粁工舎 代理人 弁理士 最上 務 ￥１１ ％２１１Ｄ 耶ろ（２） 塀 ３／ う２ 亮４図 １５２ １
トランジスタ。第２図は、従来のＡｔ４Ｙ：Ｕ ＳＡ
構造Ｍ ＯＳ型トランジスタ。箆５図は、木登［ｌ１４
のＭＯ８剰トランジスタを用（へ７１−ＣＭＯ８回路の
眉ｑ造模式図。第４図、第５図、第６図は、本発明のＫ
耐ＩＥ Ｍ Ｑ Ｓ型トランジスタの構造模式（ス１
゜１・・・ｎ＋ドレイン拡散層 ２・・・ｎ型ウェル６
・・・ｐ−エピタキシャル層 ４・・・ｎ−オフセット拡散ｒ＠ ５・・・ｎ＋ソース拡散層 ６・・・ｐ＋基板７・・・
電流経路 １１・・・ｎ＋基板１２・・・ｎ−エピタキ
シャルＩφ １３・・・ｐ型ウェル １４・・・ｎ＋ソース４広散層
１５・・・電流経路 ５１・・・但・耐圧回路部。 ５２・・・高耐圧回路部 ６９・・・ゲート４０・・・
ソース ４１・・・ドレイン５１．６１．７１ ・・・
ソース ５２．６２．７２ ・・・ドレイン ５５、６３．７３ ・・・オフセット拡散層５４、６４
．７４ ・・・素子分離拡散層５５、６５．７５ 、、
、ゲート 以 上 出願人 株式会社 諏訪粁工舎 代理人 弁理士 最上 務 ￥１１ ％２１１Ｄ 耶ろ（２） 塀 ３／ う２ 亮４図 １５２ １
Claims (1)
- 【特許請求の範囲】 （１） シリコン単結晶半導体基板上に形成されたオフ
セットゲート構造ＭＯ８型トランジスタに於て、ドレイ
ン拡散層を、オフセット領域拡散層でかこむこと′？Ｉ
−特徴とするＭ ＯＳ型トランジスタ。 （２、特許請求の範囲第１項記載のオフセラトゲ−トｍ
造ｙ ｏ ｓ型トランジスタを、ドレインを中心に向か
（八合わせに形威し、かつオフセット領域拡散贋でかこ
むことを特徴とするＭＯ８型トランジスタ。 （３）特許請求の範囲ｌ１ｌｌＬ１項及び第２項記載の
ＭＯ８型トランジスタに於て、チャネル等電流経路にア
ルミ等の配線が横ぎらないことを特徴とするＭＯ８型ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173366A JPS6064473A (ja) | 1983-09-20 | 1983-09-20 | Ｍｏｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173366A JPS6064473A (ja) | 1983-09-20 | 1983-09-20 | Ｍｏｓ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6064473A true JPS6064473A (ja) | 1985-04-13 |
Family
ID=15959061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58173366A Pending JPS6064473A (ja) | 1983-09-20 | 1983-09-20 | Ｍｏｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6064473A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01235369A (ja) * | 1988-03-16 | 1989-09-20 | Hitachi Ltd | 半導体集積回路装置 |
| US5391904A (en) * | 1988-09-01 | 1995-02-21 | Fujitsu Limited | Semiconductor delay circuit device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS571258A (en) * | 1980-06-02 | 1982-01-06 | Matsushita Electronics Corp | Insulated gate semiconductor device |
| JPS5789257A (en) * | 1980-11-25 | 1982-06-03 | Nec Corp | Manufacture of insulation gate type field effect transistor |
-
1983
- 1983-09-20 JP JP58173366A patent/JPS6064473A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS571258A (en) * | 1980-06-02 | 1982-01-06 | Matsushita Electronics Corp | Insulated gate semiconductor device |
| JPS5789257A (en) * | 1980-11-25 | 1982-06-03 | Nec Corp | Manufacture of insulation gate type field effect transistor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01235369A (ja) * | 1988-03-16 | 1989-09-20 | Hitachi Ltd | 半導体集積回路装置 |
| US5391904A (en) * | 1988-09-01 | 1995-02-21 | Fujitsu Limited | Semiconductor delay circuit device |
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