JPH01262586A - デュアルポートメモリ用コントロール回路 - Google Patents
デュアルポートメモリ用コントロール回路Info
- Publication number
- JPH01262586A JPH01262586A JP63092178A JP9217888A JPH01262586A JP H01262586 A JPH01262586 A JP H01262586A JP 63092178 A JP63092178 A JP 63092178A JP 9217888 A JP9217888 A JP 9217888A JP H01262586 A JPH01262586 A JP H01262586A
- Authority
- JP
- Japan
- Prior art keywords
- data
- write
- port memory
- read
- dual port
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Static Random-Access Memory (AREA)
- Image Input (AREA)
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、画像信号などのデュアルポートメモリへの書
き込み、読み出しを非同期に行うことを可能にするデュ
アルポートメモリ用コントロール回路に関するものであ
る。
き込み、読み出しを非同期に行うことを可能にするデュ
アルポートメモリ用コントロール回路に関するものであ
る。
従来の技術
第３図はデュアルポートメモリの構成を示す。
１はメモリセル５２はシリアル出力のためのシフトレジ
スタである。入出力を別々に行うため、どちらかをシリ
アルポートより行うが、ここでは出力をシリアルポート
から行った場合について説明する。＠き込みは９行１列
アドレスを指定し、アドレスデユーダ３により、１ビツ
ト毎に行う。これに対して読み出しは行アドレスを指定
し、その行のデータはすべてシフトレジスタ２に転送さ
れ、列アドレスで指定されたデータからシリアルに出力
される。このため行毎の出力となる。シフトレジスタ２
への転送は、メモリセル１への１ビツトの書き込みと同
じ時間で可能である。このように。
スタである。入出力を別々に行うため、どちらかをシリ
アルポートより行うが、ここでは出力をシリアルポート
から行った場合について説明する。＠き込みは９行１列
アドレスを指定し、アドレスデユーダ３により、１ビツ
ト毎に行う。これに対して読み出しは行アドレスを指定
し、その行のデータはすべてシフトレジスタ２に転送さ
れ、列アドレスで指定されたデータからシリアルに出力
される。このため行毎の出力となる。シフトレジスタ２
への転送は、メモリセル１への１ビツトの書き込みと同
じ時間で可能である。このように。
入出力を別々のポートを使用し、シフトレジスタ２への
転送をデータ書き込みを行っていない間に行うことによ
り、同時書き込み、読み出しが可能となる。
転送をデータ書き込みを行っていない間に行うことによ
り、同時書き込み、読み出しが可能となる。
発明が解決しようとする課題
しかしながら、上記従来のデュアルポートメモリでの書
き込み、読み出しの仕方では、非同期に入出力を行うと
、傅き込みとデータの転送が重なることがあり、同時入
出力は不可能であった。
き込み、読み出しの仕方では、非同期に入出力を行うと
、傅き込みとデータの転送が重なることがあり、同時入
出力は不可能であった。
本発明はこのような従来の問題を解決し、非同期の入出
力に対しても同時に行うことができるデュアルポートメ
モリ用コントロール回路を提供することを目的とするも
のである。
力に対しても同時に行うことができるデュアルポートメ
モリ用コントロール回路を提供することを目的とするも
のである。
ｉｓ題を解決するための手段
上記問題を解決するために、本発明は、読み出し時に、
データ転送を要求し、読み出し用クロックとアドレス信
号を発生する読み出し用回路と。
データ転送を要求し、読み出し用クロックとアドレス信
号を発生する読み出し用回路と。
シリアル出力ポートからシフトレジスタへのデータ転送
と書き込みタイミングが重ったときに、書き込みデータ
およびアドレス信号をラッチし、書き込みとタイミング
を合せたデータ転送用パルスと前記読み出し用回路から
のアドレス信号とをデュアルポートメモリに送出する書
き込み用回路を備えたものである。
と書き込みタイミングが重ったときに、書き込みデータ
およびアドレス信号をラッチし、書き込みとタイミング
を合せたデータ転送用パルスと前記読み出し用回路から
のアドレス信号とをデュアルポートメモリに送出する書
き込み用回路を備えたものである。
作用
上記構成により、データのデュアルポートメモリへの入
出力をコントロールでき、非同期にデュアルポートメモ
リへの書き込み、読み出しを可能にする効果を有するも
のである。
出力をコントロールでき、非同期にデュアルポートメモ
リへの書き込み、読み出しを可能にする効果を有するも
のである。
実施例
以下本発明の一実施例を図面に基づいて説明する。
第１図は本発明の一実施例のデュアルポートメモリ用コ
ントロール回路を示すブロック図である。
ントロール回路を示すブロック図である。
第１図において、４は書き込み用回路であり、傳き込み
データａおよびクロックｂを受け、書き込みクロックＣ
とアドレス信号ｄを発生し、データａをデュアルポート
メモリ５に書き込む。６は読み出し用回路であり５クロ
ツクｅを受け、読み出しクロックｆとアドレス信号ｇと
データ転送要求信号１１を発生し、読み出しデータａ′
をデュアルポートメモリ５から読み出す。ここで、デュ
アルポートメモリ５は第３図と同様メモリセル、シフト
レジスタ、アドレスデユーダを備えている。
データａおよびクロックｂを受け、書き込みクロックＣ
とアドレス信号ｄを発生し、データａをデュアルポート
メモリ５に書き込む。６は読み出し用回路であり５クロ
ツクｅを受け、読み出しクロックｆとアドレス信号ｇと
データ転送要求信号１１を発生し、読み出しデータａ′
をデュアルポートメモリ５から読み出す。ここで、デュ
アルポートメモリ５は第３図と同様メモリセル、シフト
レジスタ、アドレスデユーダを備えている。
次に、上記構成による動作について説明する。
データは画像データとし、書き込み、読み出しは非同期
に行われる。この様子を第２図に示す、第２図（ａ）は
書き込みデータのタイミングを示し、第３図（ｂ）は読
み出しデータのタイミングを示す。
に行われる。この様子を第２図に示す、第２図（ａ）は
書き込みデータのタイミングを示し、第３図（ｂ）は読
み出しデータのタイミングを示す。
第２図（ａ）の書き込みデータａとクロックｂが第１図
の寿き込み用回路４に送られると、書き込みクロックＣ
とアドレス信号ｄを発生し、デュアルポートメモリ５に
データを書き込む、これに対し、非同期に読み出しのた
めにクロックｅが読み出し用回路６に送られると、読み
出しクロックｆとアドレス信号ｇを発生し、さらに、デ
ータ転送要求信号りを発生する。データ転送要求信号り
は第３図（ｂ）に示すように予め決められた読み出しデ
ータタイミング中のブランキング期間に送出される。書
き込み用回路４はこのデータ転送要求信号りを検出し、
書き込みとタイミングを合わせたデータ転送用パルスｉ
を発生する。同時に、データ転送中の書き込みデータａ
とアドレス信号ｄをラッチし、さらに、デュアルポート
メモリに、このデータ転送用パルスｉと読み出し用回路
より送られて来たアドレス信号ｇとを送り、データの転
送を行う。データ転送後は、その後の書き込みを１ビツ
トずつずらせて書き込みを再開する。
の寿き込み用回路４に送られると、書き込みクロックＣ
とアドレス信号ｄを発生し、デュアルポートメモリ５に
データを書き込む、これに対し、非同期に読み出しのた
めにクロックｅが読み出し用回路６に送られると、読み
出しクロックｆとアドレス信号ｇを発生し、さらに、デ
ータ転送要求信号りを発生する。データ転送要求信号り
は第３図（ｂ）に示すように予め決められた読み出しデ
ータタイミング中のブランキング期間に送出される。書
き込み用回路４はこのデータ転送要求信号りを検出し、
書き込みとタイミングを合わせたデータ転送用パルスｉ
を発生する。同時に、データ転送中の書き込みデータａ
とアドレス信号ｄをラッチし、さらに、デュアルポート
メモリに、このデータ転送用パルスｉと読み出し用回路
より送られて来たアドレス信号ｇとを送り、データの転
送を行う。データ転送後は、その後の書き込みを１ビツ
トずつずらせて書き込みを再開する。
このように、上記構成によれば、読み出し用回路６から
のデータ転送要求信号りを書き込み用回路４に送り、書
き込みを中断してデュアルポートメモリ５からのデータ
の転送を行う、この中断時の書き込みデータａとアドレ
ス信号ｄはラッチされるため、書き込みデータには切れ
目がなくなり。
のデータ転送要求信号りを書き込み用回路４に送り、書
き込みを中断してデュアルポートメモリ５からのデータ
の転送を行う、この中断時の書き込みデータａとアドレ
ス信号ｄはラッチされるため、書き込みデータには切れ
目がなくなり。
デュアルポートメモリ５への非同期の書き込み、読み出
しが可能となる。
しが可能となる。
発明の効果
以上本発明によれば、書き込みを中断してデュアルポー
トメモリからのデータの転送を行うときに、書き込みデ
ータとアドレス信号をラッチするので、デュアルポート
メモリを使用した、データの非同期の書き込み、読み出
しが可能になるという効果を有する。
トメモリからのデータの転送を行うときに、書き込みデ
ータとアドレス信号をラッチするので、デュアルポート
メモリを使用した、データの非同期の書き込み、読み出
しが可能になるという効果を有する。
第１図は本発明の一実施例におけるブロック図、第２図
は書き込み、読み出しのタイミング図、第３図はデュア
ルポートメモリのブロック図である。 １・・・メモリアル、２・・・シフトレジスタ、３・・
・アドレスデコーダ、４・・・書き込み用回路、５・・
・デュアルポートメモリ、６・・・読み出し用回路、ａ
・・・書き込みデータ、ａ′・・・読み出しデータ、ｂ
・・・クロック、Ｃ・・・書き込みタロツク、ｄ・・・
アドレス信号。 ｅ・・クロック、ｆ・・・読み出しクロック、ｇ・・・
アドレス信号、ｈ・・・データ転送要求信号、ｉ・・・
データ転送用パルス。 代理人 森 本 義 弘 第７図 第２図
は書き込み、読み出しのタイミング図、第３図はデュア
ルポートメモリのブロック図である。 １・・・メモリアル、２・・・シフトレジスタ、３・・
・アドレスデコーダ、４・・・書き込み用回路、５・・
・デュアルポートメモリ、６・・・読み出し用回路、ａ
・・・書き込みデータ、ａ′・・・読み出しデータ、ｂ
・・・クロック、Ｃ・・・書き込みタロツク、ｄ・・・
アドレス信号。 ｅ・・クロック、ｆ・・・読み出しクロック、ｇ・・・
アドレス信号、ｈ・・・データ転送要求信号、ｉ・・・
データ転送用パルス。 代理人 森 本 義 弘 第７図 第２図
Claims (1)
- １、デュアルポートメモリへの書き込みを行うとともに
、読み出しをシリアル出力ポートから行うコントロール
回路であって、読み出し時に読み出し用クロックとアド
レス信号とデータ転送要求信号を発生する読み出し用回
路と、前記データ転送要求信号によるシリアル出力ポー
トからシフトレジスタへのデータ転送と書き込みタイミ
ングとが重ったときに、書き込みデータおよびアドレス
信号をラッチし、データ転送用パルスと前記読み出し用
回路からのアドレス信号とをデュアルポートメモリに送
出する書き込み用回路を備えたデュアルポートメモリ用
コントロール回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092178A JPH01262586A (ja) | 1988-04-13 | 1988-04-13 | デュアルポートメモリ用コントロール回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092178A JPH01262586A (ja) | 1988-04-13 | 1988-04-13 | デュアルポートメモリ用コントロール回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01262586A true JPH01262586A (ja) | 1989-10-19 |
Family
ID=14047181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63092178A Pending JPH01262586A (ja) | 1988-04-13 | 1988-04-13 | デュアルポートメモリ用コントロール回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01262586A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300963B1 (en) * | 1993-11-30 | 2001-10-09 | Texas Instruments Incorporated | Single-frame display memory for spatial light modulator |
-
1988
- 1988-04-13 JP JP63092178A patent/JPH01262586A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300963B1 (en) * | 1993-11-30 | 2001-10-09 | Texas Instruments Incorporated | Single-frame display memory for spatial light modulator |
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