JPH01262658A - ダイナミック型ランダムアクセスメモリ装置 - Google Patents

ダイナミック型ランダムアクセスメモリ装置

Info

Publication number
JPH01262658A
JPH01262658A JP63092328A JP9232888A JPH01262658A JP H01262658 A JPH01262658 A JP H01262658A JP 63092328 A JP63092328 A JP 63092328A JP 9232888 A JP9232888 A JP 9232888A JP H01262658 A JPH01262658 A JP H01262658A
Authority
JP
Japan
Prior art keywords
capacitor
film
trenches
polycrystalline
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63092328A
Other languages
English (en)
Other versions
JP2723530B2 (ja
Inventor
Hiroshi Kotaki
浩 小瀧
Taiichi Inoue
井上　泰一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP63092328A priority Critical patent/JP2723530B2/ja
Priority to EP89106537A priority patent/EP0337436A3/en
Priority to KR8904880A priority patent/KR920005322B1/ko
Priority to US07/337,692 priority patent/US5028990A/en
Publication of JPH01262658A publication Critical patent/JPH01262658A/ja
Application granted granted Critical
Publication of JP2723530B2 publication Critical patent/JP2723530B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/036—Making the capacitor or connections thereto the capacitor extending under the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/62—Capacitors having potential barriers
    • H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
    • H10D1/665—Trench conductor-insulator-semiconductor capacitors, e.g. trench MOS capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
    • H10P32/30—Diffusion for doping of conductive or resistive layers
    • H10P32/302—Doping polycrystalline silicon or amorphous silicon layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はＭＯ５型ダイナミック型ランダムアクセスメモ
リ（ＤＲＡＭ）装置に間し、特に溝型積層型キャパシタ
を半導体基板表面上部の絶縁膜中に形成することにより
セル面積を大きくする事なく容量の増大を達成すること
ができるＤＲＡＭ装置に関する。
［従来の技術］ 従来、この種のＭＯＳ型ＤＲＡＭ装置のキャパシタ部の
技術としては、第５図のように、フィールド酸化膜ワー
ド線などの段部を利用しキャパシタの表面積を増やす積
層型キャパシタ方式および第６図のように半導体基板表
面に溝を形成し、溝内壁を蓄積電荷領域としてキャパシ
タの表面積を増やす溝型キャパシタ方式がある。図にお
いて１は半導体基板、２はフィールド酸化膜、３はゲー
ト酸化膜、４はゲート電極、５はソース・ドレイン領域
、６はＣＶＤ酸化膜、１７は層間絶縁膜、１８はデジッ
ト線、１９はカバー膜である。
［発明が解決しようとする問題点］ しかし上述した従来のキャパシタ技術では、ま夕 ず第ン図の積層型キャパシタでは、フィールド酸化膜、
ワード線などによる段差が小さいため、表面積はプレー
ナー型容量と比べ、それほど増えない事により容量を増
加させるためには、メモリセルの占有面積を大きくしな
ければいけないという欠点がある。また溝型キャパシタ
では、半導体基板に溝を形成するため、溝を深く漏るこ
とによりメモリセルを大きくする事なくキャパシタを増
加させることができるが、溝を深く掘るほどに蓄積電荷
リークが大きくなり、また隣接する溝間隔をお互いの溝
から広がる空乏層が接触しない程度まて広くし、溝間リ
ークを起こさないようにする必要があるという欠点があ
る。
［発明の従来技術に対する相違点コ 上述した従来のキャパシタ技術に対し、本発明は半導体
基板表面に被着させた絶縁膜に溝を堀り、溝内壁に沿っ
て積層型キャパシタを形成することにより、従来の積層
型キャパシタの様に、セル面積を大きくする事なく、該
絶縁膜の厚さを厚くし、溝深さを深くすることによりキ
ャパシタ表面積を大きくでき、しかも従来の溝キャパシ
タの様に蓄積電荷のリークを招く事がないという相違点
を有する。
［問題点を解決するための手段］ 本発明はキャパシタ絶縁膜を介して二つの電極よりなる
積層型キャパシタとトランジスタとを有するメモリセル
を含んで構成されたＭＯＳ型ＤＲＡＭ半導体装置に関し
、上記積層型キャパシタは半導体基板表面上部に被着し
ている絶縁膜中に形成されたキャパシタ溝の内壁に沿っ
て、該絶縁膜上部まで延在しており、該積層型キャパシ
タの下部電極は、該キャパシタ溝底部おいて該トランジ
スタのソース・ドレイン領域の一方とコンタクトを取っ
ている。また本ＭＯＳ型ＤＲＡＭ半導体装置の構成要素
であるデジット線は、該積層型キャパシタの上部に位置
し、該絶縁膜に形成されたコンタクト溝に埋め込まれた
導電性物質を介して該トランジスタのソース・ドレイン
領域の一方とコンタクトを取っている構造を有している
。
［実施例］ 次に本発明について実施例を用いて説明する。
第１ａ図は本発明の第１実施例の平面図、第１ｂ図は第
１ａ図におけるＡ−Ａ’力方向縦断面図である。第２ａ
図〜第２ｄ図は本実施例の工程を示す縦断面図である。
第２ａ図は周知の方法で半導体基板１表面に素子分離領
域（フィールド酸化膜）２形成後ＭＯＳ型トランジスタ
を形成したものである。本ＭＯ５型トランジスタはゲー
ト酸化膜３形成５ゲート電極４となる導電性薄膜および
その上に化学的気相成長法により第１の酸化膜（ＣＶＤ
酸化膜）を被着した後パターニングを行い第１の基板と
逆導電型の不純物をイオン注入する工程と、第２のＣＶ
Ｄ酸化膜を被着し、異方性エツチングによりエッチバッ
クを行いゲート電極側面に酸化膜を形成してから、基板
と逆導電型の該第１の基板と逆導電型の不純物より高濃
度の第２の不純物をイオン注入することにより、自己整
合的にソース・ドレイン領域５を形成する工程を経てゲ
ート電極４表面が酸化膜６で覆われたＬＤＤ型のトラン
ジスタとして形成されている。
第２ｂ図はＭＯＳ型トランジスタ形成後に約０゜１〜０
．１５μｍの膜厚の窒化膜７および約４゜０〜５．０μ
ｍの膜厚のポロフォスフォ・シ１１ケート・ガラス（Ｂ
　Ｐ　Ｓ　Ｇ）膜８を被着した後、該ＢＰＳＧ膜８の所
定の場所に前述した窒化膜７をストッパーとして、異方
性エツチングを行いキャパシタ用溝９、コンタクト用溝
１０を形成したものである。第２ｃ図は該キャパシタ用
溝９及びコンタクト用溝１０底部の窒化膜７をエツチン
グ除去した後、基板と逆導電型の不純物がドーピングさ
れた第１の多結晶シリコン１１を被着したものである。
該第１の多結晶シリコンはキャパシタ９およびコンタク
ト１０月溝底部において、該トランジスタのリース・ド
レイン領域５とコンタクトを取っている。ここで該第１
の多結晶シリコン１１をコンタクト用溝の開孔径の半径
以上の膜厚で被着することにより、コンタクト用溝１０
は第１の多結晶シリコンで埋め込まれ、キャパシタ用溝
９ではキャパシタ用下部電極１２が形成される。
本実施例ではコンタクト用溝を一辺０．６５μ、ｍの正
方形に開孔し、第１の多結晶シリコンの膜厚を０．３５
μｍとした。
第２ｄ図は該第１の多結晶シリコンを所望のパターンに
パターニングし、キャパシタの下部電極１２及びデジッ
ト線とソース・ドレイン領域とのコンタクト仲介導伝物
１３とに分離した後キャパシタ絶縁膜１４及び基板と逆
導電型の不純物がドーピングされた第２の多結晶シリコ
ン（キャパシタ上部電極〉　１５を被着し、次にキャパ
シタ用溝を第３の多結晶シリコン１６で埋め込み、所望
のパターンにパターニングを行いキャパシタを形成した
ものである。
以後は周知の方法で相間絶縁膜１７を被着し、コンタク
ト用溝に埋め込まれたコンタクト仲介導伝物１３上部に
コンタクト孔を設はデジット線１８とコンタクトを取り
カバー膜１９を被着して、第１ａ図〜第１ｂ図のＭＯ５
型ＤＲＡＭ半導体装置を得る。
第３図は本発明の第２実施例の縦断面図である。
第４ａ図〜第４ｂ図は本発明の第２実施例の工程順縦断
面図の一部であり第１実施例と異なる工程のみを記述し
ている。第４ａ図は第１実施例と同様の工程を経て、第
２ａ図と同様にＬＤＤ形トランジスタを形成した後に、
基板と逆導電型の第１の多結晶シリコンを被着し、所望
のパターンにパターニングし、分離溝を形成し、該分離
溝に絶縁物であるＢＰＳＧ溝を埋め込んだものである。
分離された該第１の多結晶シリコンはキャパシタ下部電
極およびデジット線とトランジスタのソース・ドレイン
領域とのコンタクト仲介導電物となり、各々トランジス
タのソース・ドレイン領域の一方とコンタクトを取って
いる。第４ｂ図は第１の多結晶シリコンを絶１ｔＢＰＳ
Ｇ膜で分離した後にキャパシタ領域となる該第１の多結
晶シリコン厚膜に溝を形成し、キャパシタ下部電極を形
成したものである。以後は第１実施例と同様の工程を経
て、第３図の構造を得る。この方法では、第１実施例の
ようにキャパシタ下部電極膜厚がコンタクト用溝の開孔
径に依存することがないためデジット線とトランジスタ
のソース・ドレイン領域とのコンタクト仲介導電物１３
を太く形成できることにより、コンタクト抵抗を小さく
できるという利点がある。
［発明の効果コ 以上説明したように本発明は積層型キャパシタを溝内壁
に沿って形成しており、かつ溝深さを深くしても容易に
デジット線とトランジスタのソース・ドレイン領域との
コンタクトを取れることにより、セル占有面積を大きく
する事なく、溝深さを深くする程キャパシタ容量を大き
くでき、高集積化を達成する事ができる効果がある。
【図面の簡単な説明】
第１ａ図は本発明の第１実施例を示す平面図、第１ｂ図
は第１ａ図のＡ−Ａ’線線断断面図第２ａ図〜第２ｄ図
は第１実施例の工程順を示す断面図、第３図は第２実施
例の積層型キャパシタ方式のＭＯ５型ＤＲＡＭ半導体装
置の縦断面図、第４ａ図〜第４ｂ図は第２実施例の溝キ
ヤパシタ方式のＭＯＳ型り、　ＲＡ　Ｍ半導体装置の製
造工程を示す縦断面図、第５図と第６図は従来例をそれ
ぞれ示す縦断面図である。 １・・・半導体基板、 ２・・・フィールド酸化膜、 ３・・・ゲート酸化膜、 ４・・・ゲート電極、 ６・・・ソース・ドレイン領域、 ６・・・ＣＶＤ酸化膜、 ７・・・窒化膜、 ８・・−ＢＳＰＧ膜、 ９・・・キャパシタ溝、 １０・−・コンタクト用溝、 １１・・・第１の多結晶シリコン、 １２・・・キャパシタ下部電極、 １３・・・コンタクト仲介導電物、 １４・・・キャパシタ絶縁膜、 １５・番・キャパシタ上部電極（第２の多結晶シリコン
） １６・・・第３の多結晶シリコン、 １７・・・層間絶縁膜、 １８・・・デジット線、 １９・・・カバー膜、 ２０・・・蓄積電荷領域、 ２１・・・容量電極。 第１８図 第２８図 第２ｂ図 第２ｃ［Ｊ 第２ｄ図 第５図

Claims (2)

    【特許請求の範囲】
  1. （１）キャパシタ絶縁膜を介して二つの電極よりなる積
    層型キャパシタと、トランジスタとを有するメモリセル
    を含んで構成されたダイナミック型ランダムアクセスメ
    モリ装置において上記積層型キャパシタは半導体基板表
    面上部に被着している絶縁膜で画成されたキャパシタ溝
    の内壁に沿って存在し、該絶縁膜上部まで延在しており
    、キャパシタ下部電極はキャパシタ溝底部において該ト
    ランジスタのソース・ドレイン領域の一方とコンタクト
    していることを特徴とするダイナミック型ランダムアク
    セスメモリ装置。
  2. （２）上記ダイナミック型ランダムアクセスメモリ装置
    はデジット線を更に有しており、該デジット線は積層型
    キャパシタの上部に存在し、該絶縁膜に設けられたコン
    タクト溝に埋め込まれた導電物質を介して、該トランジ
    スタのソース・ドレイン領域の一方とコンタクトしてい
    る特許請求範囲第１項記載のダイナミック型ランダムア
    クセスメモリ装置。
JP63092328A 1988-04-13 1988-04-13 ダイナミック型ランダムアクセスメモリ装置の製造方法 Expired - Fee Related JP2723530B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP63092328A JP2723530B2 (ja) 1988-04-13 1988-04-13 ダイナミック型ランダムアクセスメモリ装置の製造方法
EP89106537A EP0337436A3 (en) 1988-04-13 1989-04-12 Semiconductor memory device having improved dynamic memory cell structure
KR8904880A KR920005322B1 (en) 1988-04-13 1989-04-13 Semiconductor memory device having dynamic memory cell
US07/337,692 US5028990A (en) 1988-04-13 1989-04-13 Semiconductor memory device having improved dynamic memory cell structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63092328A JP2723530B2 (ja) 1988-04-13 1988-04-13 ダイナミック型ランダムアクセスメモリ装置の製造方法

Publications (2)

Publication Number Publication Date
JPH01262658A true JPH01262658A (ja) 1989-10-19
JP2723530B2 JP2723530B2 (ja) 1998-03-09

Family

ID=14051320

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63092328A Expired - Fee Related JP2723530B2 (ja) 1988-04-13 1988-04-13 ダイナミック型ランダムアクセスメモリ装置の製造方法

Country Status (4)

Country Link
US (1) US5028990A (ja)
EP (1) EP0337436A3 (ja)
JP (1) JP2723530B2 (ja)
KR (1) KR920005322B1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01290255A (ja) * 1988-05-18 1989-11-22 Toshiba Corp 半導体記憶装置およびその製造方法
JPH03180062A (ja) * 1989-12-08 1991-08-06 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
KR100244172B1 (ko) * 1992-01-14 2000-02-01 김영환 디램 셀 제조방법
JP2008205481A (ja) * 1999-05-12 2008-09-04 Lucent Technol Inc 集積回路とその方法

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5180683A (en) * 1988-06-10 1993-01-19 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing stacked capacitor type semiconductor memory device
JPH03136276A (ja) * 1989-10-20 1991-06-11 Fujitsu Ltd ダイナミック型半導体記憶装置
US5202849A (en) * 1989-10-20 1993-04-13 Fujitsu Limited Dynamic semiconductor memory device
KR960002078B1 (ko) * 1989-12-29 1996-02-10 샤프 가부시끼가이샤 반도체메모리의 제조방법
JPH03229459A (ja) * 1990-02-05 1991-10-11 Nec Corp 半導体メモリおよびその製造方法
JP2519569B2 (ja) * 1990-04-27 1996-07-31 三菱電機株式会社 半導体記憶装置およびその製造方法
FR2663786A1 (fr) * 1990-06-21 1991-12-27 Samsung Electronics Co Ltd Procede de fabrication de condensateurs dans une cellule dram.
KR950009892B1 (ko) * 1990-06-26 1995-09-01 샤프 가부시끼가이샤 반도체기억장치
US5241205A (en) * 1990-06-26 1993-08-31 Sharp Kabushiki Kaisha Semiconductor memory device
US5256892A (en) * 1990-06-29 1993-10-26 Nec Corporation Semiconductor memory device wherein gate electrode thickness is greater in the memory cells than in the peripheral cells
KR940001426B1 (ko) * 1991-03-27 1994-02-23 삼성전자 주식회사 고집적 반도체 메모리장치 및 그 제조방법
KR930009131B1 (ko) * 1991-04-24 1993-09-23 삼성전자 주식회사 초고집적 반도체 메모리장치의 제조방법
KR940006587B1 (ko) * 1991-05-23 1994-07-22 삼성전자 주식회사 디램셀의 캐패시터 제조방법
JPH11297960A (ja) * 1998-04-16 1999-10-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
EP0528690B1 (en) * 1991-08-21 1998-07-15 STMicroelectronics, Inc. Contact alignment for read only memory devices
KR930015002A (ko) * 1991-12-18 1993-07-23 김광호 반도체 메모리 장치 및 그 제조방법
US5126916A (en) * 1991-12-20 1992-06-30 Industrial Technology Research Institute Stacked capacitor dram cell and method of fabricating
US5364814A (en) * 1992-07-09 1994-11-15 Micron Technology, Inc. Germanium implanted stacked capacitor cell
JP3903189B2 (ja) * 1995-03-07 2007-04-11 マイクロン・テクノロジー・インコーポレーテッド Ｄｒａｍ半導体装置
US6150211A (en) 1996-12-11 2000-11-21 Micron Technology, Inc. Methods of forming storage capacitors in integrated circuitry memory cells and integrated circuitry
GB2324408A (en) * 1997-01-21 1998-10-21 United Microelectronics Corporation Forming DRAM cells
US5970340A (en) * 1997-06-24 1999-10-19 Micron Technology, Inc. Method for making semiconductor device incorporating an electrical contact to an internal conductive layer
GB2331839B (en) * 1997-07-19 1999-10-13 United Microelectronics Corp Process and structure for embedded dram
TW365065B (en) * 1997-07-19 1999-07-21 United Microelectronics Corp Embedded memory structure and manufacturing method thereof
NL1007804C2 (nl) * 1997-12-16 1999-06-17 United Microelectronics Corp Werkwijze voor het vervaardigen van een geïntegreerde circuit-inrichting met ingebedde DRAM circuits en logische circuits op een enkel substraat.
US6673671B1 (en) 1998-04-16 2004-01-06 Renesas Technology Corp. Semiconductor device, and method of manufacturing the same
KR100301370B1 (ko) * 1998-04-29 2001-10-27 윤종용 디램셀커패시터의제조방법
GB2337633B (en) * 1998-05-20 2003-04-02 Mitel Corp Method of forming capacitors in a semiconductor device
US6271596B1 (en) * 1999-01-12 2001-08-07 Agere Systems Guardian Corp. Damascene capacitors for integrated circuits
US6429123B1 (en) * 2000-10-04 2002-08-06 Vanguard International Semiconductor Corporation Method of manufacturing buried metal lines having ultra fine features
US6760498B2 (en) * 2001-05-17 2004-07-06 Sioptical, Inc. Arrayed waveguide grating, and method of making same
DE102004004584A1 (de) 2004-01-29 2005-08-25 Infineon Technologies Ag Halbleiterspeicherzelle sowie zugehöriges Herstellungsverfahren

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61176148A (ja) * 1985-01-31 1986-08-07 Fujitsu Ltd 半導体記憶装置
JPS6441262A (en) * 1987-08-07 1989-02-13 Hitachi Ltd Memory cell

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2621181B2 (ja) * 1987-06-12 1997-06-18 日本電気株式会社 Ｍｉｓ型半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61176148A (ja) * 1985-01-31 1986-08-07 Fujitsu Ltd 半導体記憶装置
JPS6441262A (en) * 1987-08-07 1989-02-13 Hitachi Ltd Memory cell

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01290255A (ja) * 1988-05-18 1989-11-22 Toshiba Corp 半導体記憶装置およびその製造方法
JPH03180062A (ja) * 1989-12-08 1991-08-06 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
KR100244172B1 (ko) * 1992-01-14 2000-02-01 김영환 디램 셀 제조방법
JP2008205481A (ja) * 1999-05-12 2008-09-04 Lucent Technol Inc 集積回路とその方法

Also Published As

Publication number Publication date
KR920005322B1 (en) 1992-07-02
KR900017196A (ko) 1990-11-15
EP0337436A3 (en) 1990-04-18
US5028990A (en) 1991-07-02
JP2723530B2 (ja) 1998-03-09
EP0337436A2 (en) 1989-10-18

Similar Documents

Publication Publication Date Title
JP2723530B2 (ja) ダイナミック型ランダムアクセスメモリ装置の製造方法
US5959322A (en) Isolated SOI memory structure with vertically formed transistor and storage capacitor in a substrate
KR100509210B1 (ko) Dram셀장치및그의제조방법
CN110071108A (zh) 半导体存储器元件及其制作方法
KR880003429A (ko) 다이내믹 반도체 메모리를 위한 트랜지스터-버랙터 장치 및 그 제조방법
JPH07193142A (ja) 高集積半導体装置およびその製造方法
JPH0775247B2 (ja) 半導体記憶装置
CN1272688A (zh) 动态随机存取存储器
KR940009616B1 (ko) 홀 캐패시터 셀 및 그 제조방법
JP2010153509A (ja) 半導体装置およびその製造方法
US6518613B2 (en) Memory cell configuration with capacitor on opposite surface of substrate and method for fabricating the same
TWI806287B (zh) 包含邊緣絕緣層的半導體裝置
US6750098B2 (en) Integrated semiconductor memory and fabrication method
US5972770A (en) Method of manufacturing a DRAM capacitor
JPH01128559A (ja) 半導体装置及びその製造方法
JP2661156B2 (ja) 半導体メモリ装置
JP3214615B2 (ja) 半導体記憶装置
JPH11177052A (ja) 半導体装置とその製造方法
US6400022B1 (en) Semiconductor device and fabrication process therefor and capacitor structure
JPH05175452A (ja) 半導体記憶装置およびその製造方法
JP2753092B2 (ja) 半導体記憶装置の製造方法
KR910008122B1 (ko) 2중 적층 캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법
JP2544401B2 (ja) ダイナミックメモリセル
KR940000503B1 (ko) 다이나믹 랜덤 억세스 메모리 셀의 제조방법
KR960014970B1 (ko) 반도체기억장치 및 그 제조방법

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees