JPS61176148A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61176148A JPS61176148A JP60016934A JP1693485A JPS61176148A JP S61176148 A JPS61176148 A JP S61176148A JP 60016934 A JP60016934 A JP 60016934A JP 1693485 A JP1693485 A JP 1693485A JP S61176148 A JPS61176148 A JP S61176148A
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- capacitor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に係り、特にキャパシタ容量を
増大せしめたｌトランジスタ・１キヤパシタ構造のダイ
ナミック型ランダムアクセスメモリ （Ｄ−ＲＡＭ）セ
ルに関する。
増大せしめたｌトランジスタ・１キヤパシタ構造のダイ
ナミック型ランダムアクセスメモリ （Ｄ−ＲＡＭ）セ
ルに関する。
情報処理装置の機能拡大に伴い、該情報処理装置に具備
せしめられるＤ−ＲＡＭも大規模化されて来ており、該
情報処理装置の拡大を抑止するために、該Ｄ−ＲＡＭの
高密度高集積化が急速に進められている。
せしめられるＤ−ＲＡＭも大規模化されて来ており、該
情報処理装置の拡大を抑止するために、該Ｄ−ＲＡＭの
高密度高集積化が急速に進められている。
然しなから、該Ｄ−ＲＡＭの高密度高集積化を極度に進
めた際には、セル面積の縮小に伴うキャパシタ容量の大
幅な減少のために、該キャパシタに蓄積される情報電荷
量が大幅に減少して、情報読出し精度の低下や、α線に
よるソフトエラーに対する耐性等の低下等を生じて該Ｄ
−ＲＡＭの信顧度が低下するという問題を生じており、
セル面積が小さく且つキャパシタ容量の大きいＤ−ＲＡ
Ｍセルが要望されている。
めた際には、セル面積の縮小に伴うキャパシタ容量の大
幅な減少のために、該キャパシタに蓄積される情報電荷
量が大幅に減少して、情報読出し精度の低下や、α線に
よるソフトエラーに対する耐性等の低下等を生じて該Ｄ
−ＲＡＭの信顧度が低下するという問題を生じており、
セル面積が小さく且つキャパシタ容量の大きいＤ−ＲＡ
Ｍセルが要望されている。
上記１トランジスタ・１キャパシタ型Ｄ−ＲＡＭセルに
おいて、キャパシタ容量を増大せしめる構造として当初
提案されたのが第３図に側断面を模式的に示すスタック
ド・キャパシタ型セルである。
おいて、キャパシタ容量を増大せしめる構造として当初
提案されたのが第３図に側断面を模式的に示すスタック
ド・キャパシタ型セルである。
第３図において、１はｐ−型シリコン基板、２はｐ型チ
ャネル・カット領域、３はフィールド酸化膜、４はゲー
ト酸化膜、５はゲート電極、６はワード＊（隣接する他
セルのトランスファ・トランジスタのゲート電極）、７
は第１の絶縁膜、８はｎ３型ドレイン領域、９は蓄積ノ
ードとなるｎ０型領域、１０は第１のキャパシタ電極、
１１は誘電体膜、１２は第２のキャパシタ電極、Ｔｒは
トランス° ファ・トランジスタ、Ｃはキャパシタを示
す。
ャネル・カット領域、３はフィールド酸化膜、４はゲー
ト酸化膜、５はゲート電極、６はワード＊（隣接する他
セルのトランスファ・トランジスタのゲート電極）、７
は第１の絶縁膜、８はｎ３型ドレイン領域、９は蓄積ノ
ードとなるｎ０型領域、１０は第１のキャパシタ電極、
１１は誘電体膜、１２は第２のキャパシタ電極、Ｔｒは
トランス° ファ・トランジスタ、Ｃはキャパシタを示
す。
このセル構造によれば、電荷蓄積用の第１のキャパシタ
電極が自己セルのトランスファ・トランジスタＴｒのゲ
ート電極５と隣接するワード［６の上部にまで延在せし
められるので、上記第２のｎ゛型領領域８キャパシタの
一電極とする通常のＤ−ＲＡＭセルに比べ、キャパシタ
容量は２〜３倍程度に増大される。
電極が自己セルのトランスファ・トランジスタＴｒのゲ
ート電極５と隣接するワード［６の上部にまで延在せし
められるので、上記第２のｎ゛型領領域８キャパシタの
一電極とする通常のＤ−ＲＡＭセルに比べ、キャパシタ
容量は２〜３倍程度に増大される。
然しなから高集積化が大幅に進んでいる状況においては
上記２〜３倍程度の容量増大では、蓄積情報の検出精度
及びソフトエラーα線耐性の面で不充分であり、更にキ
ャパシタ容量を増大せしめる構造として従来提供された
のがトレンチ・キャパシタ型セルである。
上記２〜３倍程度の容量増大では、蓄積情報の検出精度
及びソフトエラーα線耐性の面で不充分であり、更にキ
ャパシタ容量を増大せしめる構造として従来提供された
のがトレンチ・キャパシタ型セルである。
第４図は上記トレンチ・キャパシタ型セルの側断面を模
式的に示したもので、図中、１２ａ及び１２ｂはトレン
チ、１３ａ及び１３ｂは電荷蓄積領域（空乏層）、１４
はキャパシタ電極、その他の符号は第３図と同一対象物
を示す。
式的に示したもので、図中、１２ａ及び１２ｂはトレン
チ、１３ａ及び１３ｂは電荷蓄積領域（空乏層）、１４
はキャパシタ電極、その他の符号は第３図と同一対象物
を示す。
このトレンチ・キャパシタ型セルは、トレンチの深さを
深くすることによって、同一セル面積を有する前記スタ
ックド・キャパシタ型セルに比べ、キャパシタ容量を更
に大幅に増大出来るという利点を持っている。
深くすることによって、同一セル面積を有する前記スタ
ックド・キャパシタ型セルに比べ、キャパシタ容量を更
に大幅に増大出来るという利点を持っている。
然し該トレンチ・キャパシタ型Ｄ−ＲＡＭセルにおいて
は、キャパシタ電極１４に印加される電圧によってトレ
ンチ１２ａ、１２ｂ等の周囲に形成される空乏層からな
る電荷蓄積領域１３ａ、１３ｂ等が大きく拡がる（図の
ようにバックバイアスが強く機能するトレンチ先端部と
チャネル・カット領域が機能するトレンチ基部との中間
部で特に太き（拡がる）ために、隣接するセルのトレン
チ例えば１２ａと１２ｂを接近して設けた場合、蓄積電
荷のリークを生じて情報が失われるという現象を生じる
。
は、キャパシタ電極１４に印加される電圧によってトレ
ンチ１２ａ、１２ｂ等の周囲に形成される空乏層からな
る電荷蓄積領域１３ａ、１３ｂ等が大きく拡がる（図の
ようにバックバイアスが強く機能するトレンチ先端部と
チャネル・カット領域が機能するトレンチ基部との中間
部で特に太き（拡がる）ために、隣接するセルのトレン
チ例えば１２ａと１２ｂを接近して設けた場合、蓄積電
荷のリークを生じて情報が失われるという現象を生じる
。
そのため各セル間の分離領域幅即ちフィールド酸化膜３
が配設される領域の幅を広くとる必要があり、これによ
って集積度の向上が妨げられるという問題があった。
が配設される領域の幅を広くとる必要があり、これによ
って集積度の向上が妨げられるという問題があった。
上記問題点は、−導電型半導体基板上に形成されたＭＩ
Ｓ型トランスファ・トランジスタと・該トランジスタ上
に形成された絶縁膜と、該絶縁膜に形成された該トラン
ジスタの第１の反対導電型領域を表出する第１のスルー
ホールと、該スルーホールの内面に形成された底部が該
第１の反対導電型領域に接する゛円筒状の第１のキャパ
シタ電極と、該第１のキャパシタ電極の内面及び該キャ
パシタ電極の内部に表出する該第１の反対導電型領域面
に形成された誘電体膜と、該第１のキャパシタ電極の内
部に該誘電体膜を介して埋め込まれ且つ上部が該絶縁膜
上に延在する第２のキャパシタ電極と、該絶縁膜に形成
された該トランジスタの第２の反対導電型領域を表出す
る第２のスルーホールと、該第２のスルーホール内に埋
め込まれ底部が該第２の反対導電型領域に接し且つ上部
がビット線に接続された導電層とを有してなる本発明に
よる半導体記憶装置によって解決される。
Ｓ型トランスファ・トランジスタと・該トランジスタ上
に形成された絶縁膜と、該絶縁膜に形成された該トラン
ジスタの第１の反対導電型領域を表出する第１のスルー
ホールと、該スルーホールの内面に形成された底部が該
第１の反対導電型領域に接する゛円筒状の第１のキャパ
シタ電極と、該第１のキャパシタ電極の内面及び該キャ
パシタ電極の内部に表出する該第１の反対導電型領域面
に形成された誘電体膜と、該第１のキャパシタ電極の内
部に該誘電体膜を介して埋め込まれ且つ上部が該絶縁膜
上に延在する第２のキャパシタ電極と、該絶縁膜に形成
された該トランジスタの第２の反対導電型領域を表出す
る第２のスルーホールと、該第２のスルーホール内に埋
め込まれ底部が該第２の反対導電型領域に接し且つ上部
がビット線に接続された導電層とを有してなる本発明に
よる半導体記憶装置によって解決される。
即ち本発明のＤ−ＲＡＭセルにおいては、トランスファ
・トランジスタの上部に厚い絶縁膜を設け、該絶縁膜に
該絶縁膜を貫通して該トランスファ・トランジスタの蓄
積ノードとなる不純物拡散領域に接する円筒状のキャパ
シタを形成するものであり、該絶縁膜を厚く形成するこ
とによってキャパシタ容量の大幅な増大が可能であるの
で、情報の検出精度及びソフトエラーα線耐性の向上が
図れ、且つ隣接するセルのキャパシタとの間が該絶縁膜
によって完全に分離されるので、蓄積電荷のリークを生
ずることがなく蓄積情報の信顛度は向上する。
・トランジスタの上部に厚い絶縁膜を設け、該絶縁膜に
該絶縁膜を貫通して該トランスファ・トランジスタの蓄
積ノードとなる不純物拡散領域に接する円筒状のキャパ
シタを形成するものであり、該絶縁膜を厚く形成するこ
とによってキャパシタ容量の大幅な増大が可能であるの
で、情報の検出精度及びソフトエラーα線耐性の向上が
図れ、且つ隣接するセルのキャパシタとの間が該絶縁膜
によって完全に分離されるので、蓄積電荷のリークを生
ずることがなく蓄積情報の信顛度は向上する。
以下本発明を図示実施例により、具体的に説明する。
第１図は本発明に係わるｌトランジスタ・１キヤパシタ
構造のＤ−ＲＡＭセルの一実施例を示す模式平面図（ａ
）及び模式側断面図（ｂ）で、第２図はその製造方法を
示す工程断面図である。
構造のＤ−ＲＡＭセルの一実施例を示す模式平面図（ａ
）及び模式側断面図（ｂ）で、第２図はその製造方法を
示す工程断面図である。
企図を通じ同一対象物は同一符号で示す。
第１図において、１はｐ−型シリコン基板、２はｐ型チ
ャネル・カット領域、３はフィールド酸化膜、４はゲー
ト酸化膜、５ａ、５ｂ、５ｃは第１の多結晶シリコン層
ＰＡよりなるゲート電極（ワード線）、８はｎ＋＋ドレ
イン領域、９は蓄積ノードとなるｎ°型領領域２１は化
学気相成長（ＣＶＤ）法で形成した厚さ例えば１〜２μ
ｍ程度の二酸化シリコン（Ｓｉ（ｈ）絶縁膜、２２は蓄
積ノードとなるｎ゛型領領域表出する例えば１．５〜２
μｍ口程度の第１のスルーホール、２３はｎ＋＋ドレイ
ン領域を表出する例えば０．７〜１μｍ口程度の第２の
スルーホール、２４は第２の多結晶シリコン層（ＰＢ）
よりなる電荷蓄積用キャパシタ電極、２５は同じくＰＲ
よりなるドレイン電極、２６は厚さ例えば１００人程デ
ボ３ｉ０．よりなる誘電体膜、２７は第３の多結晶シリ
コン層ＰＣよりなる対向キャパシタ電極、２８は燐珪酸
ガラス（ＰＳＧ）絶縁膜、２９はコンタクト窓、３０は
アルミニウム等よりなるビット配線、Ｔｒはトランスフ
ァ・トランジスタ、Ｃはキャパシタを示す。
ャネル・カット領域、３はフィールド酸化膜、４はゲー
ト酸化膜、５ａ、５ｂ、５ｃは第１の多結晶シリコン層
ＰＡよりなるゲート電極（ワード線）、８はｎ＋＋ドレ
イン領域、９は蓄積ノードとなるｎ°型領領域２１は化
学気相成長（ＣＶＤ）法で形成した厚さ例えば１〜２μ
ｍ程度の二酸化シリコン（Ｓｉ（ｈ）絶縁膜、２２は蓄
積ノードとなるｎ゛型領領域表出する例えば１．５〜２
μｍ口程度の第１のスルーホール、２３はｎ＋＋ドレイ
ン領域を表出する例えば０．７〜１μｍ口程度の第２の
スルーホール、２４は第２の多結晶シリコン層（ＰＢ）
よりなる電荷蓄積用キャパシタ電極、２５は同じくＰＲ
よりなるドレイン電極、２６は厚さ例えば１００人程デ
ボ３ｉ０．よりなる誘電体膜、２７は第３の多結晶シリ
コン層ＰＣよりなる対向キャパシタ電極、２８は燐珪酸
ガラス（ＰＳＧ）絶縁膜、２９はコンタクト窓、３０は
アルミニウム等よりなるビット配線、Ｔｒはトランスフ
ァ・トランジスタ、Ｃはキャパシタを示す。
同図に示すように本発明に係わるＤ−ＲＡＭセルは、
トランスファ・トランジスタＴｒの上部に厚いＳｔ〇−
絶縁膜２１を設け、 この５ｉｆｔ絶縁膜２１にトランスファ・トランジスタ
Ｔｒの蓄積ノードとなるｎ゛型領領域９表出するキャパ
シタ用の第１のスルーホール２２とｎ＋型トドレイン領
域８表出する第２のスルーホール２３を形成し、 上記第１のスルーホール２２内にトランスファ・トラン
ジスタＴｒの蓄積ノードとなるｎ゛型領領域９底部が接
する筒状の電荷蓄積用キャパシタ電橋２４と、 この電極２４の内面と上面及びこの電極２４の内部に表
出するｎ＋型領領域９表面に形成された誘電体膜２６と
、 この電荷蓄積用キャパシタ電極２４内に上記誘電体膜２
６を介して埋め込まれ、上部がＳｉＯ□絶縁膜２１に延
在する対向キャパシタ電極２７とよりなるキャパシタＣ
が設けられ、 トランスファ・トランジスタＴｒのｎ０型ドレイン領域
８が、上記第２のスルーホール２３内に埋め込まれたド
レイン電極２５及びコンタクト窓２９を介しビット配線
３０に接続されてなっている。
絶縁膜２１を設け、 この５ｉｆｔ絶縁膜２１にトランスファ・トランジスタ
Ｔｒの蓄積ノードとなるｎ゛型領領域９表出するキャパ
シタ用の第１のスルーホール２２とｎ＋型トドレイン領
域８表出する第２のスルーホール２３を形成し、 上記第１のスルーホール２２内にトランスファ・トラン
ジスタＴｒの蓄積ノードとなるｎ゛型領領域９底部が接
する筒状の電荷蓄積用キャパシタ電橋２４と、 この電極２４の内面と上面及びこの電極２４の内部に表
出するｎ＋型領領域９表面に形成された誘電体膜２６と
、 この電荷蓄積用キャパシタ電極２４内に上記誘電体膜２
６を介して埋め込まれ、上部がＳｉＯ□絶縁膜２１に延
在する対向キャパシタ電極２７とよりなるキャパシタＣ
が設けられ、 トランスファ・トランジスタＴｒのｎ０型ドレイン領域
８が、上記第２のスルーホール２３内に埋め込まれたド
レイン電極２５及びコンタクト窓２９を介しビット配線
３０に接続されてなっている。
上記Ｄ−ＲＡＭセルは、例えば以下に第２図（ａ）乃至
（ｅ）に示す工程断面図を参照して説明する方法によっ
て形成される。
（ｅ）に示す工程断面図を参照して説明する方法によっ
て形成される。
第２図（ａｌ参照
通常の方法によりｐ−型シリコン基板１上にトランスフ
ァ・トランジスタＴｒを形成した後、ＣＶＤ法により該
基板上に厚さ例えば１〜２μｍ程度のＳｉＯ□絶縁膜２
１を形成し、 次いで通常のりアクティブ・イオンエツチング（ＲＩ
Ｅ）法により上記Ｓｉ０ｇ絶縁膜２１に蓄積ノードとな
るｎ＋型領領域９表出する例えば１．５〜２μｍ口程度
の第１のスルーホール２２、及びｎ１型ドレイン領域８
を表出する例えば０．７〜１μｍ口程度の第２のスルー
ホール２３を形成する。
ァ・トランジスタＴｒを形成した後、ＣＶＤ法により該
基板上に厚さ例えば１〜２μｍ程度のＳｉＯ□絶縁膜２
１を形成し、 次いで通常のりアクティブ・イオンエツチング（ＲＩ
Ｅ）法により上記Ｓｉ０ｇ絶縁膜２１に蓄積ノードとな
るｎ＋型領領域９表出する例えば１．５〜２μｍ口程度
の第１のスルーホール２２、及びｎ１型ドレイン領域８
を表出する例えば０．７〜１μｍ口程度の第２のスルー
ホール２３を形成する。
第２図世）参照
次いで該基板上にＣＶＤ法により第２のスルーホール２
３を埋める厚さ、例えば５０００人程度０第２の多結晶
シリコン層ＰＢを形成する。この際第１のスルーホール
２２は埋まらず、その側面及び底面に上記厚さのＰＢ層
が形成される。
３を埋める厚さ、例えば５０００人程度０第２の多結晶
シリコン層ＰＢを形成する。この際第１のスルーホール
２２は埋まらず、その側面及び底面に上記厚さのＰＢ層
が形成される。
第２図（Ｃ）参照
次いでＲＩＥ法で全面エツチングを行いＪＳｉ０２絶縁
膜２１の上面及び第１のスルーホール２２内の蓄積ノー
ドとなるｎ゛型領領域９面表出させ、次いで熱酸化法に
よりＰＡ層の表面及びｎ゛型領領域９表出面に厚さ例え
ば１００人程０のＳｉｎｇ誘電体膜２６を形成する。
膜２１の上面及び第１のスルーホール２２内の蓄積ノー
ドとなるｎ゛型領領域９面表出させ、次いで熱酸化法に
よりＰＡ層の表面及びｎ゛型領領域９表出面に厚さ例え
ば１００人程０のＳｉｎｇ誘電体膜２６を形成する。
なお第１のスルーホール２２内のＰＲ層は筒状の電荷蓄
積用キャパシタ電極２４となり、第２のスルーホール２
３内のＰＢ層はドレイン電極２５となる。
積用キャパシタ電極２４となり、第２のスルーホール２
３内のＰＢ層はドレイン電極２５となる。
第２図（ｄ）参照
次いで該基板上にＣＶＤ法により上記筒状の電荷蓄積用
キャパシタ電極２４の内部を埋める例えば５０００λ程
度の第３の多結晶シリコン層ｐｃを形成し、次いでＲＩ
Ｅ法により該２０層に前記ドレイン電極２５の上面を表
出する開孔３１を形成する。
キャパシタ電極２４の内部を埋める例えば５０００λ程
度の第３の多結晶シリコン層ｐｃを形成し、次いでＲＩ
Ｅ法により該２０層に前記ドレイン電極２５の上面を表
出する開孔３１を形成する。
ここで２０層は対向キャパシタ電極２７となる。
第２図＋１１）参照
次いで該基板上にＣＶＤ法により厚さ１８部程度のＰＳ
Ｇ絶縁膜２８を形成し、 通常の方法により該ＰＳＧ絶縁膜２８にドレイン電極２
５の上面を表出するコンタクト窓２９を形成し、通常の
方法により該絶縁膜２９上に上記コンタクト窓２９部に
おいてドレイン電極２５に接するビット配線３０を形成
する。
Ｇ絶縁膜２８を形成し、 通常の方法により該ＰＳＧ絶縁膜２８にドレイン電極２
５の上面を表出するコンタクト窓２９を形成し、通常の
方法により該絶縁膜２９上に上記コンタクト窓２９部に
おいてドレイン電極２５に接するビット配線３０を形成
する。
そして、以後図示しないカバー絶縁膜の形成等を行って
本発明に係わるＤ−ＲＡＭセルが完成する。
本発明に係わるＤ−ＲＡＭセルが完成する。
上記実施例の説明から明らかなように、本発明に係わる
Ｄ−ＲＡＭセルにおいては、原理的に、ＣＶＤ法によっ
て導電層が底部まで成長出来る深さであれば筒型のキャ
パシタをいくらでも深く形成することが可能である。従
ってキャパシタ容量を従来に比べ大幅に増大させること
が出来る。
Ｄ−ＲＡＭセルにおいては、原理的に、ＣＶＤ法によっ
て導電層が底部まで成長出来る深さであれば筒型のキャ
パシタをいくらでも深く形成することが可能である。従
ってキャパシタ容量を従来に比べ大幅に増大させること
が出来る。
また該筒型のキャパシタは絶縁膜内に設けられるので、
隣接するセルの筒型キャパシタとの間が該絶縁膜で分離
されることになり、情報電荷のリークは完全に防止され
る。
隣接するセルの筒型キャパシタとの間が該絶縁膜で分離
されることになり、情報電荷のリークは完全に防止され
る。
更に又、キャパシタが絶縁膜内に設けられることにより
、α線の入射によりシリコン基板内に発生した電荷がキ
ャパシタに到達することがなく、ソフトエラーα線耐性
も増大する。
、α線の入射によりシリコン基板内に発生した電荷がキ
ャパシタに到達することがなく、ソフトエラーα線耐性
も増大する。
なおキャパシタ電極は上記実施例に示す多結晶シリコン
に限られるものではなく、モリブデン・シリサイド等地
の導電物質であっても良い。
に限られるものではなく、モリブデン・シリサイド等地
の導電物質であっても良い。
以上説明のように本発明によれば、１トランジスタ・１
キヤパシタ構造のダイナミック型ランダムアクセスメモ
リ （Ｄ−ＲＡＭ）セルの、キャパシタ容量を大幅に増
大し、隣接するキャパシタ間の情報電荷のリークを無く
し、且つソフトエラーα線耐性を向上せしめることがで
きるので、その信顛度が向上する。
キヤパシタ構造のダイナミック型ランダムアクセスメモ
リ （Ｄ−ＲＡＭ）セルの、キャパシタ容量を大幅に増
大し、隣接するキャパシタ間の情報電荷のリークを無く
し、且つソフトエラーα線耐性を向上せしめることがで
きるので、その信顛度が向上する。
第１図は本発明に係わるｌトランジスタ・１キヤパシタ
構造のＤ−ＲＡＭセルの一実施例を示す模式平面図（ａ
）及び模式側断面図中）、第２図（８）乃至（ｅ）はそ
の製造方法を示す工程断面図、 第３図はスタックド・キャパシタ型Ｄ−ＲＡＭセルの側
断面図、 第４図はトレンチ・キャパシタ型セルの側断面図である
。 図において、 ５ａ、５ｂ、５ｃはゲート電極（ワード線）８はｎ９型
ドレイン領域、 ９は蓄積ノードとなるｎ０型領域、 ２１は二酸化シリコン絶縁膜、 ２２は第１のスルーホール、 ２３は第２のスルーホール、 ２４は電荷蓄積用キャパシタ電極、 ２５はドレイン電極、 ２６は誘電体膜、 ２７は対向キャパシタ電極、 ２日は燐珪酸ガラス絶縁膜、 ２９はコンタクト窓、 ３０はビット配線、 Ｔｒはトランスファ・トランジスタ、 Ｃはキャパシタ を示す。 ｙ′Ｉ ￥−２必 峯 ３酊 拳４酊
構造のＤ−ＲＡＭセルの一実施例を示す模式平面図（ａ
）及び模式側断面図中）、第２図（８）乃至（ｅ）はそ
の製造方法を示す工程断面図、 第３図はスタックド・キャパシタ型Ｄ−ＲＡＭセルの側
断面図、 第４図はトレンチ・キャパシタ型セルの側断面図である
。 図において、 ５ａ、５ｂ、５ｃはゲート電極（ワード線）８はｎ９型
ドレイン領域、 ９は蓄積ノードとなるｎ０型領域、 ２１は二酸化シリコン絶縁膜、 ２２は第１のスルーホール、 ２３は第２のスルーホール、 ２４は電荷蓄積用キャパシタ電極、 ２５はドレイン電極、 ２６は誘電体膜、 ２７は対向キャパシタ電極、 ２日は燐珪酸ガラス絶縁膜、 ２９はコンタクト窓、 ３０はビット配線、 Ｔｒはトランスファ・トランジスタ、 Ｃはキャパシタ を示す。 ｙ′Ｉ ￥−２必 峯 ３酊 拳４酊
Claims (1)
- 一導電型半導体基板上に形成されたＭＩＳ型トランス
ファ・トランジスタと、該トランジスタ上に形成された
絶縁膜と、該絶縁膜に形成された該トランジスタの第１
の反対導電型領域を表出する第１のスルーホールと、該
スルーホールの内面に形成された底部が該第１の反対導
電型領域に接する円筒状の第１のキャパシタ電極と、該
第１のキャパシタ電極の内面及び該キャパシタ電極の内
部に表出する該第１の反対導電型領域面に形成された誘
電体膜と、該第１のキャパシタ電極の内部に該誘電体膜
を介して埋め込まれ且つ上部が該絶縁膜上に延在する第
２のキャパシタ電極と、該絶縁膜に形成された該トラン
ジスタの第２の反対導電型領域を表出する第２のスルー
ホールと、該第２のスルーホール内に埋め込まれ底部が
該第２の反対導電型領域に接し且つ上部がビット線に接
続された導電層とを有してなることを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016934A JPH0673368B2 (ja) | 1985-01-31 | 1985-01-31 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016934A JPH0673368B2 (ja) | 1985-01-31 | 1985-01-31 | 半導体記憶装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPS61176148A true JPS61176148A (ja) | 1986-08-07 |
| JPH0673368B2 JPH0673368B2 (ja) | 1994-09-14 |
Family
ID=11929950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60016934A Expired - Lifetime JPH0673368B2 (ja) | 1985-01-31 | 1985-01-31 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0673368B2 (ja) | 1994-09-14 |
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