JPH01263731A - 割込制御システム - Google Patents
割込制御システムInfo
- Publication number
- JPH01263731A JPH01263731A JP9230488A JP9230488A JPH01263731A JP H01263731 A JPH01263731 A JP H01263731A JP 9230488 A JP9230488 A JP 9230488A JP 9230488 A JP9230488 A JP 9230488A JP H01263731 A JPH01263731 A JP H01263731A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- signal
- holding circuit
- interruption
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、コンピュータシステム等のＣＰＵ等の制御
回路に対し、割込みを与える場合に好適な割込制御シス
テムに関するものである。
回路に対し、割込みを与える場合に好適な割込制御シス
テムに関するものである。
（従来の技術）
従来、ＣＰＵへ割込みをかける場合、外部からの割込信
号をフリップフロップなどから成る割込状態保持回路で
保持しておき、ＣＰＵへ割込信号を与えるようなシステ
ムが用いられている。そして、この割込状態保持回路は
、ＣＰＵが割込みを受付けてからの処理の中でリセット
するようになっていた。
号をフリップフロップなどから成る割込状態保持回路で
保持しておき、ＣＰＵへ割込信号を与えるようなシステ
ムが用いられている。そして、この割込状態保持回路は
、ＣＰＵが割込みを受付けてからの処理の中でリセット
するようになっていた。
このため、ＣＰＵが割込みを受付けてから割込状態保持
回路をリセットするまでの間に、次の割込信号がアクテ
ィブとなってもこれを割込状態保持回路にて保持するこ
とができず、当該割込みが無視されるという問題点が発
生していた。また、ＣＰＵは割込状態保持回路のリセッ
ト処理を強いられ、この処理時間が無駄になっていると
いう問題点もあった。
回路をリセットするまでの間に、次の割込信号がアクテ
ィブとなってもこれを割込状態保持回路にて保持するこ
とができず、当該割込みが無視されるという問題点が発
生していた。また、ＣＰＵは割込状態保持回路のリセッ
ト処理を強いられ、この処理時間が無駄になっていると
いう問題点もあった。
（発明が解決しようとする課題）
上記のように、従来の割込制御システムによると、制御
回路が受付けた割込処理の一環として、割込状態保持回
路のリセットを行うものであったため、制御回路が割込
みを受付けてから割込状態保持回路のリセットを行うま
での間に、当該割込状態保持回路を介しての割込みはで
きずに無視されてしまうという問題点があり、制御回路
が本来の割込み処理とは直接的には関係しない割込状態
保持回路のリセツ１″・処理という無駄な処理を７１ね
なければならないという問題点が発生していたａ。
回路が受付けた割込処理の一環として、割込状態保持回
路のリセットを行うものであったため、制御回路が割込
みを受付けてから割込状態保持回路のリセットを行うま
での間に、当該割込状態保持回路を介しての割込みはで
きずに無視されてしまうという問題点があり、制御回路
が本来の割込み処理とは直接的には関係しない割込状態
保持回路のリセツ１″・処理という無駄な処理を７１ね
なければならないという問題点が発生していたａ。
本発明はこのような従来の割込制御システムの問題点を
解決せんと１ノでなされたもので、その目的は、制御回
路が割込みを受付１ノで信号を出ツノすると同時に、制
御回路が処理を１Ｌずとも割込状態保持回路がリセット
され、従って、ｖＪ込みが無視される確率を減少させ、
また、制御回路が他の処理を行い）りる割込信号システ
ムを提供１゛ることである。
解決せんと１ノでなされたもので、その目的は、制御回
路が割込みを受付１ノで信号を出ツノすると同時に、制
御回路が処理を１Ｌずとも割込状態保持回路がリセット
され、従って、ｖＪ込みが無視される確率を減少させ、
また、制御回路が他の処理を行い）りる割込信号システ
ムを提供１゛ることである。
［発明の（構成］
（課題を解決するための手段）
本発明では、外部からの割込１３号を保持して制ｉ卸回
路へ与える割込状態保持回路と、前記制御回路が前記割
込状態保持回路１に保持され１こアクティブな割込信号
を受付けτ出力づ−る所定信号を検出して前記υ１込状
態保持回路をリセツｌ“・する割込受付監視部どを具備
さして割込制御システムを偶成（）だ。
路へ与える割込状態保持回路と、前記制御回路が前記割
込状態保持回路１に保持され１こアクティブな割込信号
を受付けτ出力づ−る所定信号を検出して前記υ１込状
態保持回路をリセツｌ“・する割込受付監視部どを具備
さして割込制御システムを偶成（）だ。
（作用）
上記構成（、：よると、制御回路がアクティブな割込信
＠を受付（プて出力する所定信号を検出して、割込状態
保持回路をリセットするので、制御回路による処理でな
くして適切に割込状態保持回路をリセット・シ得るよう
になる。
＠を受付（プて出力する所定信号を検出して、割込状態
保持回路をリセットするので、制御回路による処理でな
くして適切に割込状態保持回路をリセット・シ得るよう
になる。
〈実施例）
以下、図面を参照ｌノで本発明の一実施例を説明する。
第１図は本発明の一実施例を示すブロック図である。同
図において、１は制御回路であるＣＰＵを示し、割込み
を受付りて所定の処理を行うもので必るａ２は割込状態
保持回路、３は割込受付監視部、４は記憶装置を人々示
］ノでいる。割込状態保持回路２は信号線８を介して端
末等からの割込信号を受取り、・：れを保持する。割込
状態保持回路２の出力信号は信号線５を介してＣＰＵ１
の割込端子に与えられている。割込状態保持回路２は割
込受付監視部３によりリトットされる。記憶装置４には
、ＣＰｔＪｌが割込みを受付けたときに実行すべきプロ
グラムが格納２きれている。ＣＰＵ１、割込受付監視部
３、記憶装置４はアト１ノスバス６によって接続され、
ＣＰＬｌｌと記憶装置４と［ＪＴ″−クバス７を介り、
Ｔ接続されている。割込受付監視部３は、ＣＰｔＪｌ
が割込みを受付［プｌ；：ときに第１番目に、記憶装置
４のデー・夕を読取るために出力するアドレスデータを
保持しτあり、ア］・月ノスバス６を介１ノーτ１ｑら
れるアト１！スデータが」二記アト１ノスデータと一致
すると、υ１込状態保持回路２をリセット・するよう（
こ出力信号をアクティブとする。
図において、１は制御回路であるＣＰＵを示し、割込み
を受付りて所定の処理を行うもので必るａ２は割込状態
保持回路、３は割込受付監視部、４は記憶装置を人々示
］ノでいる。割込状態保持回路２は信号線８を介して端
末等からの割込信号を受取り、・：れを保持する。割込
状態保持回路２の出力信号は信号線５を介してＣＰＵ１
の割込端子に与えられている。割込状態保持回路２は割
込受付監視部３によりリトットされる。記憶装置４には
、ＣＰｔＪｌが割込みを受付けたときに実行すべきプロ
グラムが格納２きれている。ＣＰＵ１、割込受付監視部
３、記憶装置４はアト１ノスバス６によって接続され、
ＣＰＬｌｌと記憶装置４と［ＪＴ″−クバス７を介り、
Ｔ接続されている。割込受付監視部３は、ＣＰｔＪｌ
が割込みを受付［プｌ；：ときに第１番目に、記憶装置
４のデー・夕を読取るために出力するアドレスデータを
保持しτあり、ア］・月ノスバス６を介１ノーτ１ｑら
れるアト１！スデータが」二記アト１ノスデータと一致
すると、υ１込状態保持回路２をリセット・するよう（
こ出力信号をアクティブとする。
以上のよう１，１描成さ４′１．たシステムにおける割
込ｉｊ′ｌＩ闘動作を第２図を参照して説明する。ＣＰ
Ｕ １が処理Ｘを実行しているときに、Δの時点で信号
線８を介してアクティブな割込信号が出力されたものと
する。づると、割込状態保持回路２はこれを保持し、こ
の結果、信号線５を介してアクティブな割込信号がＣＰ
ｔＪｌへうえられる。ＣＰｔＪｌはこの割込信号を受イ
４（プてＢの時点で、割込みに対応する処理を行うべく
、アト１ノスバス６を介し７丁アドレスデー・り（００
３４）、を出力覆゛る。割込受付監視部３はこのアト１
ノスデータ（００３／Ｘ）Ｈを取込み、自ら保持１ノで
あるアト１ノスデータ（００３４）、と比較し、一致す
るため、ｖｊ込状状態保持回路２ヘリセツト信号を与え
る。この結果、割込状態保持回路２はリセットされ、次
の割込みを受付は可能となる。
込ｉｊ′ｌＩ闘動作を第２図を参照して説明する。ＣＰ
Ｕ １が処理Ｘを実行しているときに、Δの時点で信号
線８を介してアクティブな割込信号が出力されたものと
する。づると、割込状態保持回路２はこれを保持し、こ
の結果、信号線５を介してアクティブな割込信号がＣＰ
ｔＪｌへうえられる。ＣＰｔＪｌはこの割込信号を受イ
４（プてＢの時点で、割込みに対応する処理を行うべく
、アト１ノスバス６を介し７丁アドレスデー・り（００
３４）、を出力覆゛る。割込受付監視部３はこのアト１
ノスデータ（００３／Ｘ）Ｈを取込み、自ら保持１ノで
あるアト１ノスデータ（００３４）、と比較し、一致す
るため、ｖｊ込状状態保持回路２ヘリセツト信号を与え
る。この結果、割込状態保持回路２はリセットされ、次
の割込みを受付は可能となる。
一方、ＣＰＵ１は記憶装置４から読出したプログラムに
基づく割込み処理を実行し、Ｄの時点で割込み処理を終
了する。従って、従来ではＣＰＵ １が割込み処理の中
の処理と（）て、割込状態保持回路２をりｔ″！！ツ１
ていた場合には、Ｃの時点になって割込状態保持回路２
がリセット−され、それ以降１こ次の割込みを受イづけ
可能となったが、本実施例ではＢの時点から次の割込み
を受付は可能どなる。そ（）て、従来では、上記リセッ
１−のだめの時間（：、、よりＥの時点まで割込み処理
がかかったが、本実施例（沫すセッ［〜処理をＣＰＵ１
が行わぬことから、Ｄの時点までで割込み処理が終了す
る。
基づく割込み処理を実行し、Ｄの時点で割込み処理を終
了する。従って、従来ではＣＰＵ １が割込み処理の中
の処理と（）て、割込状態保持回路２をりｔ″！！ツ１
ていた場合には、Ｃの時点になって割込状態保持回路２
がリセット−され、それ以降１こ次の割込みを受イづけ
可能となったが、本実施例ではＢの時点から次の割込み
を受付は可能どなる。そ（）て、従来では、上記リセッ
１−のだめの時間（：、、よりＥの時点まで割込み処理
がかかったが、本実施例（沫すセッ［〜処理をＣＰＵ１
が行わぬことから、Ｄの時点までで割込み処理が終了す
る。
［発明の効果］
以上説明したように本発明によれば、制ｍ回路が割込み
を受付けたときに出力する信号をとらえてリセットを行
うため、割込みが無視される確率が減少され、制御回路
が割込みを行わぬため、１この制御回路は他の処理を行
い得る。
を受付けたときに出力する信号をとらえてリセットを行
うため、割込みが無視される確率が減少され、制御回路
が割込みを行わぬため、１この制御回路は他の処理を行
い得る。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例の動作を説明するためのタイムチャー
トである。 １・・・ＣＰＵ ２・・・割込状態保持回路
３・・・割込受付監視部 ４・・・記憶装置６・・・ア
ドレスバス ７・・・データバス代理人 弁理士 本
１） 崇 第１図 第２図
本発明の一実施例の動作を説明するためのタイムチャー
トである。 １・・・ＣＰＵ ２・・・割込状態保持回路
３・・・割込受付監視部 ４・・・記憶装置６・・・ア
ドレスバス ７・・・データバス代理人 弁理士 本
１） 崇 第１図 第２図
Claims (1)
- 外部からの割込信号を保持して制御回路へ与える割込状
態保持回路と、前記制御回路が前記割込状態保持回路に
保持されたアクティブな割込信号を受付けて出力する所
定信号を検出して前記割込状態保持回路をリセットする
割込受付監視部とを具備することを特徴とする割込制御
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9230488A JPH01263731A (ja) | 1988-04-14 | 1988-04-14 | 割込制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9230488A JPH01263731A (ja) | 1988-04-14 | 1988-04-14 | 割込制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01263731A true JPH01263731A (ja) | 1989-10-20 |
Family
ID=14050672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9230488A Pending JPH01263731A (ja) | 1988-04-14 | 1988-04-14 | 割込制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01263731A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08147174A (ja) * | 1994-11-24 | 1996-06-07 | Nec Corp | 割込みコントローラ |
-
1988
- 1988-04-14 JP JP9230488A patent/JPH01263731A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08147174A (ja) * | 1994-11-24 | 1996-06-07 | Nec Corp | 割込みコントローラ |
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