JPH01263839A - 振子回路の合成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は１例えば、同一情報源からのビット情報を２個
の同一構成からなる演算回路で同一の演算処理をしたビ
ット情報の一致、不一致を判定する振子回路の合成回路
に関するものである。

（従来の技術） 従来、この種の判定回路としてはＩ系のビット情報とそ
れに対応する＋ＩＩ系のビット情報を１ビットｆｉｊに
比較して一致、不一致を判定するものがある。これはｌ
系のビット情報が入力される一方のシフトレジスタと、
　ＩＩ系のそれに対応するビット情報報が入力される他
ノｉのシフトレジスタを設け、−１〕記−・方のシフト
レジスタは直接に、他のシフ、トレジスタは遅延回路を
介して、入力がｒｌＪ、「０」である時ｒｌＪを出力す
るエックスクルーシブ回路に接続し、上記エックスクル
ーシブ回路の出力がｒｌＪである時、それぞれのビット
は一致している、と判定する。しかし、この方式ではシ
フトレジスタのクロックに高速なものを使用しているた
め、遅延回路での正確な遅れのタイミングのとり方がむ
ずかしく、叉ビットデータをシフトレジスタに出力する
出力装置のクロックとの同期が不安定となる等の点にお
いて問題がある。

（発明が解決しようとする課題） 本発明は、このような現況にかんがみ、入力ビット情報
の奇数番目と偶数番目とを並列に比較するような構成と
し、振子回路と合成回路にフリップフロップ回路構成を
とることによってシフトレジスタのクロックの周波数を
半分にできる。安定した。しかも１Ｆ確な判定かり能な
この秤の判定装置を促供しようとするものである。

（３′Ｂを解決するだめの手段） シフ求項ｌ 振子回路と合成回路で構成される。振子回路は次のよう
な構成から成る。！系の奇数番ＩＩのビットが入力され
るシフトレジスタとＩＩ系の奇数番目のビットが入力さ
れるシフトレジスタを設ける。Ｆ２２個のシフトレジス
タのうちの一方を、２個のフリップフロップ回路を接続
したことからなる奇数番目データ比較回路の一方のフリ
ップフロップ回路に。

他方のシフトレジスタを他方のフリップフロップ回路に
接続する。さらに■系の偶数番ＩＩのビットが入力され
るシフトレジスタとＩＩ系の偶数番Ｈのビットが入力さ
れるシフトレジスタを設ける＋　を記２Ｈのシフトレジ
スタのうちの−ｈを、２個のフリップフロップ回路を接
続したことからなる偶数番ロデータ比較回路の一方のフ
リップフロップ回路に、他方のシフトレジスタを他方の
フリップフロップ回路に接続する。奇数番目のビットが
入力されるＦ２２個のシフトレジスタは１ビット情報を
構成する、全ビットが出力された後に出力されるｒＯＪ
、ｒｏｂ、Ｉｌｌの固定データを、又偶数番目のビット
が入力される上記２個のシフトレジスタは同様にして出
力されるｒＯＪ、ｒｌＪ、ｒｌＪの固定データをもって
いる。

合成回路は奇数番目データ比較回路の出力側が接続され
るフリップフロップ回路と偶数番目データ比較回路の出
力側が接続される他のフリップフロップ回路で構成され
る。

−ｊ求項２ 請求項１における合成回路を構成する他方のフリップフ
ロップ回路の出力側に整ｒＡＬ２Ｓを介してリレーを接
続する。

請求項３ 請求項ｌにおける合成回路の構成である。

（作用） １系の奇数番目のビットとｌｌ系の、それに対応する奇
数番目のビットが奇数番目データ比較回路で、又Ｉ系の
偶数番口のビットとｌｌ系の、それに対応する偶数ａｌ
）Ｌｌのビットが偶数目データ比較回路で比較される。

それぞれのデータ比較回路への入力が ｒｌＪ　　ｒｉ、１で一致していれば、当該データ比較
回路は交番動作をし、交流波を出力する。ｒｌＪ　　ｒ
ＯＪであれば非交番動作状態となり、交流波は出力され
ず、以後、その状態を維持する。入力がｒＯＪ　　ｒｏ
」である時はデータ比較回路からは出力しないが、デー
タ比較回路は交番動作可能な状態にある。１ビット情報
のすべてのビットの比較が終った後、データ比較回路に
入力される固定データによって゛ｌ′＋ｉ６データ比較
回路が交番動作をした時、「１ビット情報仝一致」と判
定して当該データ比較回路から交流波を出力する。

合成回路は奇数番目データ比較回路と偶数！、「１デ一
タ比較回路から交流波を入力している限り、交流波を出
力し、いずれかのデータ比較回路が非交番状態となると
、非交番状態となり、以後、リセットしない限りその状
態を維持する。合成回路から出力される交流波は整ｍ？
５で直流に整流されてリレーを動作とする。

（実施例） 本発明を図に示した実施例に従って詳細に説明する。

１は１系の奇数番目のビットを取込む奇数番目ラッチ、
２は奇数ＩＩ！￥１コラツチｌで取り込まれたビットが
入力されるシフトレジスタ。

４はｌｌ系の奇数番目のビットを取込む奇数番［Ｉラッ
チ、３は奇数番目ラッチ４で取込まれたビットが入力さ
れるシフトレジスタである。シフトレジスタ２および３
の出力側は。

それぞれ奇数番目データ比較回路５を構成するフリップ
フロップ回路Ｆ？Ｆ　ｌおよびＦ１？２に接続される。

奇数番目デ一タ比較回路５は振子−回路を構成し、ルー
プ状回路にフリップフロップ回路Ｅ’　Ｆ　ｌおよびＦ
　Ｆ　２を一方の出力側が他方の入力側に接続されるよ
うに挿入されたことからなっている。（３は、１系の偶
数番目のビットを取込む偶数番目ラッチ、７は偶数番目
ラッチ６で取り込まれたビットが入力されるシフトレジ
スタ、９はｌｌ系の偶数番目のビットを取込む偶数番ロ
ラッチ、８は偶数番目ラッチ９で取込まれたビットが入
力されるシフトレジスタである６シフトレジスタ７およ
び８の出力側は、奇数番目データ比較回路５と同一構成
からなる偶数番目データ比較回路ｌＯのフリップフロッ
プ回路Ｆ　Ｆ３およびＦＦ４に接続される。奇数番目デ
一タ比較回路５の出力側は合成回路＋１を構成するフリ
ップフロップ回路Ｆ　Ｆ　５に、偶数番目デ一タ比較回
路１０の出力側は合成回路ＩＩを構成するフリップフロ
ップ回路Ｆ　ｆ−’　６に、それぞれ接続される。フリ
ップフロップＩＩＩＩ　路Ｆ　Ｆ　５　トＦ　Ｆ　６　
Ｇｅｔ　り’）　フィコ号回路ＩＩＩを介して接続され
ている。合成回路ＩＩの出力側は整流器１２を介してリ
レーＲｙに接続されている。

このような構成において、１系の奇数番目のビットは順
次奇数番目ラッチ１で取込まれ、シフトレジスタ２に入
力されて記憶され、ｌｌ系の奇数番目のビットは順次奇
数番［−１ラツチ４で取込まれ、シフトレジスタ３に入
力されて記憶される。同様に、ｌ系の偶ｒｆｉ番目のビ
ットは順次偶数番目ラツチ６で取込まれ、シフトレジス
タ７に入力されて記憶され、ｌｌ系の偶数番目のビット
は順次偶数番ロラッチ９で取込まれてシフトレジスタ８
に入力されて１．Ｉｔ憶される。

シフトレジスタ２おＪ：び３に記憶された、それぞれ対
応する奇数番目のビットは順次同期をとって奇数番目デ
ータ比較回路（振子回路）５に入力されて比較される。

奇数番目デ一タ比較回路５のフリップフロップ回路１：
Ｆ　Ｉおよびｌ”　Ｆ　２の出力側Ｑ、およびＱ８の初
期値は「１」およびｒＯＪに設定されているものとする
。

もし、最初の奇数番目の１系のビットもＩｔ系のビット
もともに「１」で一致しているとすると、１−′ト”ｌ
にＦ１４が入力することによりＱ、はｒＯＪ　、ＦＦ２
に「１」が入力することによって０２は「１」となり、
−・対のフリップフロップ回路＋；　Ｆ＋とＦ　ｒ”　
２は交番動作をし、合成回路ＩＩのフリップフロップ回
路１：Ｆ５に交流波を出力する。ｆ：ｆ敗番目の１系の
ビットとそれに対応するＩｔ系のピッ］・が、ともに「
ＯＪで一致している時はシフト１／ジスタ２と：３の出
力はともに「０」でＦ　Ｔ＝’１およびＦ　ｌ”　２の
ＱＩおよびＱ、は初期値のままである。もし、又奇数番
目の１系のビットが「１」でＩＩ系のビットが［ＯＪ　
（又は「０」　「ｌ」）と相違している場合はＱ、、Ｑ
、ｌともに「０」となり、Ｆ［：１およびＦＦ２２は非
交番状態となり、その状態を維持する。１ビット情報を
構成する全ビットが「０」で一致している場合はＩ”　
Ｆ　Ｉとｒ；　ｒ：’　２のＱ、とＱ、の初期値が維持
されているだけで、奇数番目１デ一タ比較路５からは交
流波は出力されない。

このような場合に幅えて本発明は次のＪ：つな対応をす
る。

シフトレジスタ２および３に、それぞれ「０」、ｒＯＪ
、ｒｌＪなる固定データをもたせる。そして、これらの
固定データ１．ＩＩピット情報（たとえば８ビットデー
タ）のすべてのビットが奇数番目データ比較回路５に出
力された後に、順次同期をとって当該比較回路５にｌｊ
力されるように設定される。

シフトレジタ２およびシフト１／ジスタ３から第１番Ｉ
Ｉついで第２１、「Ｉの同定データｒＯＪ、ｒＯＪが奇
数番目データ比較回路５に入力されてもＱ、とＱつの初
期値は変ｔ）らないが、次の固定データＩｌｌ　　ｒｌ
Ｊが入力−４ることによってＱｌをｒＯＪ　、Ｑｌｌを
ｒＮＪとし、奇数番［Ｉデータ比較回路５から交流波を
出力さセるイこのこ１腎によって、固定データ＋ｉｉｊ
の奇数番目のデータか［全　致１であると↑ＩＩ定Ａ−
る。何故かとムうに、もし。

一つでも不一致のものがあれば、心数番目データ比較回
路５は、Ｉｔ−交番状態を維持して↓５す、交流波が出
力される余地がないからである。偶数番［Ｉデータ比較
回路１０も、Ｌ記奇数番ＩＩデータ比較回路５が打った
と同様の構成およびｈ法によって偶数番［Ｉのビットの
比較をする。なお、シフトレジスタ７お、ｌ二び８の固
定データをｒＯＪ　　ｒｌＪ　　ｒｌＪとしたのは１ビ
ット情報出力後のデータ比較回路５ｊ。

１０による判定の同期をとるためである。

このように構成されているので、１系とＩＩ系の奇数番
［−１のビットおよび偶数番目のビットがｒｌＪで一致
していれば、合成回路を構成するフリップフロップ回路
ＦＦ５叉はＦＦ　６に交流波が入力され、フリップフロ
ップ回路Ｆ］？５およびＦＦ６は交番動作をし、「（）
」で一致していれば交流波は入力されないがＦ　Ｉ’　
Ｉ　、　！−“Ｆ２およびＦＦ３、ｌ”　ｌ−’　４は
交番動作可能な状態を維持する。−っでも不一致があれ
ばＦＦＩ　、　ｌ”　ｌ”　２もしくはＦ　Ｆ　３、ｒ
：　Ｆ　４が非交番状態を維持し合成回路ＩＩからは交
流波は出力されない。合成回路ＩＩからの交流波出力は
整流器Ｉ２で直流に整流されてリレーＲｙを動作とする
。それによって奇数番１］および偶数番目の全ビット一
致と判定する。しかる後、装置をリセ・ントシて、次の
ビｗｈ情報の−・致、不一致を判定する。

（発明の効果） 本発明による１な効果をあげれば次のとおりである。

１）　ビ・ノド情報の奇数番目のビットと偶数番目のビ
ットとを並列して比較できるので、シフトレジタのクロ
ックの周波数を！（′−分にすることができ、従来のも
のと比し安定した動作が可能である。

２）　データ比較回路（振子回路）および合成回路参こ
フリップフロップ回路構成を用いているので、１−分な
時間的余裕をもって、しかも１確な判定が＋ｉＪ能であ
る。

【図面の簡単な説明】

図は本発明の実施例を示す回路図である、。 ２、、、Ｉ系の奇数番ＩＩのビットが入力されるシフト
レジスタ、４．、、ｌＩ系の奇数番目のビットが入力さ
れるシフト１／ジスタ、５゜０．奇数番目デ一タ比較回
路、７ｏ。９　ｌ系の偶数番目のピッｉ−が入力さｔす
るシフトシ・ジスタ、８．．．ＩＩ系の偶数番［−１の
ビ・ソトが入力されるシフトレジスタ、１０．、、偶数
番目データ比較回路、＋１．．、合成回路、

Claims (1)

1. 【特許請求の範囲】 １）振子回路と合成回路とからなり、振子回路は I 系
   の奇数番目のビットが入力されるシフトレジスタおよび
   II系の奇数番目のビットが入力されるシフトレジスタを
   ２個のフリップフロップ回路を接続したことからなる奇
   数番目データ比較回路の一方のフリップフロップ回路お
   よび他方のフリップフロップ回路に接続し、又 I 系の
   偶数番目のビットが入力されるシフトレジスタおよびI
   I系の偶数番目のビットが入力されるシフトレジスタを
   ２個のフリップフロップ回路を接続したことからなる偶
   数目データ比較回路の一方のフリップフロップ回路およ
   び他方のフリップフロップ回路に接続したことからなり
   、上記奇数番目のビットが入力される、上記２個のシフ
   トレジスタは１ビット情報を構成する全ビットが出力し
   た後に出力される「０」、「０」、「１」の固定データ
   を、又上記偶数番目のビットが入力される上記２個のシ
   フトレジスタは同様にして、出力される「０」、「１」
   、「１」の固定データをもっており、合成回路は奇数番
   目データ比較回路の出力側が接続されるフリップフロッ
   プ回路と偶数番目データ比較回路の出力側が接続される
   他のフリップフロップ回路で構成されたことからなる振
   子回路の合成回路 ２）合成回路を構成する他方のフリップフロップ回路の
   出力側に整流器を介してリレーを接続したことからなる
   請求項１記載の振子回路の合成回路 ３） I 系の奇数番目のビットとII系の奇数番目のビッ
   トが入力される奇数番目データ比較回路の出力側が接続
   されるフリップフロップ回路と I 系の偶数番目のビッ
   トとII系の偶数番目のビットが入力される偶数目データ
   比較回路の出力側が接続される他方のフリップフロップ
   回路とからなり、上記一方のフリップフロップ回路の出
   力側を他方のフリップフロップ回路の入力側に接続した
   ことからなる合成回路を具えた振子回路の合成回路