JPH01264214A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造技術に関し、特にＳＱ　Ｉ
（ｓｉｌ（Ｈ−ｏｎ−ｉｎｓｕｌａｔｏｒ）　構造を有
する半導体装置の信頼性向上に適用して有効な技術に関
するものである。

〔従来の技術〕

絶縁体基板上に成長させたシリコン単結晶薄膜中に集積
回路を形成するＳｏｌ技術については、例えば、「アプ
ライド・フィジックス・レター（＾ｐｐｌ、　Ｐｈｙｓ
、　Ｌｅｔｔ）、　４０　Ｊ　（１９８２）、　Ｐ２Ｓ
５　に記載がある。

上記ＳＯＩ構造を有する半導体装置を製造するに際して
、絶縁体基板上にシリコン単結晶膜を形成するには、絶
縁体基板上にポリシリコンまたはアモルファスシリコン
からなるシリコン膜を堆積した後、これを単結晶化する
方法が用いられている。

また、シリコン膜を単結晶化するには、レーザビームの
照射やカーボンヒータによる加熱を施すことによって、
シリコン膜を局所的に溶解する、いわゆる溶解再結晶化
法くゾーンメルト法）が知られている。

〔発明が解決しようとする課題〕

ＳＯＩ構造を有する半導体装置は、素子間の完全分離が
可能となることから、寄生容量が低減される、ラッチア
ップ耐性が向上する、集積回路の三次元化が容易になる
、などの優れた利点を有しているが、これらの利点が有
効に発揮されるためには、絶縁体基板上にいかに高品質
のシリコン単結晶膜を形成するかが最大の課題となる。

ところが、現状の溶解再結晶化法では、シリコン膜中に
発生する結晶粒界の制御が難しいため、広い面積に均一
な単結晶を形成することは、極めて困難であり、これが
Ｓｏｌ技術の広汎な実用化を妨げる大きな原因となって
いる。

本発明は、上記した問題点に着目してなされたものであ
り、その目的は、Ｓｏｌ構造を有する半導体装置の素子
特性及び信頼性を向上させることのできる技術を提供す
ることにある。

本発明の他の目的は、マスクパターン通りの素子領域、
分離領域を形成することが可能な技術を提供し、素子の
高集積化を可能ならしむることにある。

本発明の前記並びにその他の目的と新規な特徴とは、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。

すなわち、絶縁体基板の表面に形成されたポリシリコン
またはアモルファスシリコンからなるシリコン膜をパタ
ーニングすることによって、互いに分離された多数の小
領域を形成した後、各小領域を加熱溶融して単結晶化し
、次いで、各小領域の間に絶縁膜を埋設する、という方
法である。

〔作用〕

上記した手段によれば、小面積のシリコン膜を加熱溶融
するため、結晶粒界の無い均一なシリコン単結晶膜が得
られる。

〔実施例〕

第１図（ａ）〜（ｅ）は、本発明の一実施例である半導
体装置の製造方法を示すシリコンウェハの要部断面図で
ある。

本実施例で用いる絶縁体基板１は、所定の膜厚を有する
シリコン単結晶からなるシリコンウェハ２の表面に５ｉ
Ｃｈ膜３を形成したものである。

シリコンウェハ２の表面に５１０２膜３を形成するには
、例えば、シリコンウェハ２を熱酸化するか、または、
ＣＶＤ法を用いて表面に５ｉｎ２膜３を被着すればよい
。

そこでまず、ＣＶＤ法を用いて、上記Ｓｉｎ、’膜３の
表面に、例えば、数百ｎｍの膜厚を有するポリシリコン
またはアモルファスシリコンからなるシリコン膜４を被
着する（第１図（ａ））。

次に、ホトレジストをマスクに用いたエツチングで上記
シリコン膜４を素子構造に合わせてパターニングする。

すなわち、素子領域に当たる部分を残し、分離領域に当
たる部分のシリコンをエツチングを除去する。こうして
所定の間隔を置いて互いに分離された多数の小領域５を
形成する〈第１図ら））。

なお、前記パターニングには異方性の強い反応性イオン
エツチングを用いるとよい。これによりマスクパターン
通りの分離領域、素子領域を形成することが可能となる
。

ここで、各小領域５の面積や小領域５同士の間隔は、各
小領域５内に形成される回路素子の種類や特性に応じて
選定され、例えば、本実施例における小頭域５の面積は
、数十μｍ×数十μｍ程度ごある。

次に、レーザビームあるいは電子ビームなどのエネルギ
ービームを各小領域５に照射することによって、各小領
域５を加熱溶融し、単結晶化させる。こうして、所定の
間隔を置いて互いに分離された単結晶の素子領域６が形
成される（第１図（Ｃ））。

このように、ポリシリコンまたはアモルファスシリコン
からなるシリコン膜４を、面積が極めて小さい多数の小
領域５に分割した後、各小領域５を加熱溶融することに
より、従来のように、広い面積のシリコン膜を加熱溶融
する場合と異なり、結晶粒界の無い均一なシリコン単結
晶膜が得られる。

なお、上記レーザビームや電子ビームなどのエネルギー
ビームに代えて、カーボンヒータを用いた加熱によって
、小領域５を単結晶化することも可能である。

次に、このようにして単結晶化された各素子領域６の間
に素子分離用絶縁膜７を埋設して絶縁体基板１の表面を
平坦化する（第１図（ｄ））。

各素子領域６の間に素子分離用絶縁膜７を埋設するには
、例えば、ＣＶＤ法を用いて絶縁体基板ｌの表面全体に
５ｉ（ｈ　膜を被着すればよく、また、その後、異方件
の高い反応性イオンエツチング（ＲＩＥ）で５１０２膜
をエッチバックして各素子領域６の上面を露出させるこ
とにより、絶縁体基板１の表面を平坦化することができ
る。

このようにして、シリコン単結晶からなる各素子領域６
を素子分離用絶縁膜７で互いに絶縁した後、常法に従っ
て、各素子領域６の内部に所望する回路素子を形成する
。

例えば、ＭＯ３形半導体集積回路を形成する場合には、
第１図（ｅ）に示すように、ゲート酸化膜８、ポリシリ
コンなどからなるゲート電極９を順次形成した後、素子
領域６の内部にヒ素（Ａｓ）などの不純物を拡散してソ
ース・ドレイン領域１０を形成し、ＭＯ５ＦＥＴＩＩを
形成する。次いで、図示しないリンケイ酸ガラス（ＰＳ
Ｇ）などからなる層間絶縁膜およびＡｌ配線を形成し、
ＭＯ３ＬＳＩを完成する。

なお、素子領域６の内部に不純物を拡散する際、不純物
が素子領域６の下方の５ｉＯｚ膜３に接するまで拡散を
行うと、拡散層の寄生容量を大幅に低減させることがで
きる。

このように、本実施例によれば、次の効果を得ることが
できる。

（１）、絶縁体基板１の表面に形成されたシリコン膜４
を加熱溶融して単結晶化するに際し、シリコン膜４を微
小な面積の多数の小領域５に分離した後、各小領域５を
加熱溶融するようにしたので、結晶粒界の無い均一なシ
リコン単結晶膜が得られる。

（２）、上記（１）により、高品質のシリコン単結晶膜
内に回路素子を形成することができるため、ＳＯＩ構造
を有する半導体装置の接合リーク電流を低減させること
ができる等、素子特性及び信頼性が向上する。

（３）、前記シリコン膜を小領域に分離する際、各領域
が素子領域になるようパターニングするため、後に分離
領域を形成する必要が無く、工程の簡略化になる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は、前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。

例えば、第２図に示すように、前記実施例で得られた半
導体装置の表面に、平坦な５ｉＣｈ　膜３を被着し、そ
の表面に実施例と同様なプロセスで回路素子を形成する
ことにより、半導体装置の三次元化が容易に達成される
ことになる。この場合、第１層目のＭＯＳＦＥＴはＳ６
１構造である必要はなく、第３図に示すように、通常の
Ｓｉ基板上に形成したＭＯ３ＦＥＴ１３であってもよい
。

さらに、第１図（６）で示した分離溝の埋込み方法は本
実施例に限定されるものではなく、通常の素子分離法で
用いられている他の方法でもよい。また、素子分離用絶
縁膜７の材料はＳｉｎ、に限定されるものではなく、ポ
リシリコンであってもよい。その場合、ポリシリコンを
埋込む前に溝の内壁を酸化しておく必要がある。

なお、前記の分離溝の他に、素子領域６の一部をＬ’０
ＣＯ５法により酸化し、分離領域を形成してもよい。

また、実施例はＮチャンネル型ＭＯ３ＦＥＴ形成を例に
とって説明したが、ＭＯＳＦＥＴはＰチャンネル型であ
ってもよく、またＮチャンネル型ＦＥＴとＰチャンネル
型ＦＥＴからなるＣＭＯＳ（Ｃｏｍｐｌｅ　ｍｅｎｔａ
ｒｙ　Ｍｅｔａｌ　０ｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ）であってもよい。

また、本発明はＭＯ３ＬＳＩのみならず、バイポーラＬ
ＳＩにも適用可能である。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、絶縁体基板の表面に形成されたシリコン単結
晶膜内に回路素子を形成するに際し、絶縁体基板の表面
に形成されたポリシリコンまたはアモルファスシリコン
からなるシリコン膜ヲパターニングして互いに分離され
た多数の小領域を形成した後、各小領域を加熱溶融して
単結晶化することにより、結晶粒界の無い均一なシリコ
ン単結晶膜が得られるため、Ｓｏｌ構造を有する半導体
装置の接合リーク電流を低減させることができ、素子特
性及び信頼性が向上する。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の一実施例である半導体
装置の製造方法を示すシリコンウェハの要部断面図、 第２図、第３図は本発明の他の実施例におけるシリコン
ウェハの要部断面図である。 １・・・絶縁体基板、２・・・シリコンウェハ、３・・
・ＳｉＯ□膜、４・・・シリコン膜、５・・・小領域、
６・・・素子領域、７・・・素子分離用絶縁膜、８・・
・ゲート酸化膜、９・・・ゲート電極、１０・・・ソー
ス・ドレイン領域、１１．１２．１３・・・ＭＯＳＦＥ
Ｔ。 第１図 （ｅ） 第２図 第３図

Claims (1)

1. 【特許請求の範囲】 １、絶縁体基板の表面に形成されたシリコン単結晶膜内
   に所定の回路素子を形成するに際し、前記絶縁体基板の
   表面に形成されたポリシリコンまたはアモルファスシリ
   コンからなるシリコン膜をパターニングすることによっ
   て、互いに分離された多数の小領域を形成した後、前記
   各小領域を加熱溶融して単結晶化し、次いで、前記各小
   領域間に絶縁膜を埋設することを特徴とする半導体装置
   の製造方法。 ２、前記小領域が素子領域と同一形状であることを特徴
   とする請求項１記載の半導体装置の製造方法。 ３、絶縁体基板がシリコン単結晶からなるウェハの主面
   に絶縁膜を形成したものであることを特徴とする請求項
   １記載の半導体装置の製造方法。