JPH0147022B2 - - Google Patents
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- Publication number
- JPH0147022B2 JPH0147022B2 JP55105430A JP10543080A JPH0147022B2 JP H0147022 B2 JPH0147022 B2 JP H0147022B2 JP 55105430 A JP55105430 A JP 55105430A JP 10543080 A JP10543080 A JP 10543080A JP H0147022 B2 JPH0147022 B2 JP H0147022B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- single crystal
- insulating film
- opening
- crystal semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
本発明は能動層の下側に絶縁層が存在する形式
の所謂BOMIS（Buried Oxide layer Metal
Insulator Semiconductor）構造を有する半導体
装置の改良を製造するのに好適な方法に関する。
の所謂BOMIS（Buried Oxide layer Metal
Insulator Semiconductor）構造を有する半導体
装置の改良を製造するのに好適な方法に関する。
従来、BOMIS構造半導体装置は標準的には第
１図及び第２図に見られるようにして製造されて
いる。
１図及び第２図に見られるようにして製造されて
いる。
即ち、第１図に見られるように、ｐ型シリコン
半導体基板１の表面に酸化膜２を形成し、それを
パターニングして開口を形成することに依り基板
１の表面一部を露出し、その上にシリコン半導体
層を成長させる。そのシリコン半導体層のうち、
前記開口内に露出させた基板１の表面一部に対応
した部分は単結晶シリコン半導体層３Ｓとなり、
酸化膜２上に形成された部分は多結晶シリコン半
導体層３Ｐとなる。尚、このシリコン半導体層の
うち、少なくとも単結晶シリコン半導体層３Ｓは
適当な技法、例えば、基板１からの這い上り、イ
オン注入その他の不純物導入に依つてp-型化さ
れなければならない。
半導体基板１の表面に酸化膜２を形成し、それを
パターニングして開口を形成することに依り基板
１の表面一部を露出し、その上にシリコン半導体
層を成長させる。そのシリコン半導体層のうち、
前記開口内に露出させた基板１の表面一部に対応
した部分は単結晶シリコン半導体層３Ｓとなり、
酸化膜２上に形成された部分は多結晶シリコン半
導体層３Ｐとなる。尚、このシリコン半導体層の
うち、少なくとも単結晶シリコン半導体層３Ｓは
適当な技法、例えば、基板１からの這い上り、イ
オン注入その他の不純物導入に依つてp-型化さ
れなければならない。
次に、第２図に見られるように、薄い酸化膜及
び多結晶シリコン膜を順次形成してからそれ等を
パターニングしてゲート酸化膜４及びシリコン・
ゲート電極５となし、それから例えばイオン注入
法などを適用してn+型ソース領域６、n+型ドレ
イン領域７、ソース引出部６Ａ、ドレイン引出部
７Ａを形成する。この察、シリコン・ゲート電極
５にも不純物導入が行なわれる。この後、通常の
技法で絶縁膜、電極・配線などを形成するもので
ある。
び多結晶シリコン膜を順次形成してからそれ等を
パターニングしてゲート酸化膜４及びシリコン・
ゲート電極５となし、それから例えばイオン注入
法などを適用してn+型ソース領域６、n+型ドレ
イン領域７、ソース引出部６Ａ、ドレイン引出部
７Ａを形成する。この察、シリコン・ゲート電極
５にも不純物導入が行なわれる。この後、通常の
技法で絶縁膜、電極・配線などを形成するもので
ある。
この従来技術に依るBOMIS半導体装置では、
ソース領域６及びドレイン領域７を単結晶シリコ
ン半導体層３Ｓに形成されなければならないか
ら、それ等ソース領域６及びドレイン領域７、ゲ
ート電極４などの寸法は酸化膜２に形成される開
口に依り規制されることになるので、設計上の自
由度が乏しく、また、集積度の向上も余り期待で
きない。
ソース領域６及びドレイン領域７を単結晶シリコ
ン半導体層３Ｓに形成されなければならないか
ら、それ等ソース領域６及びドレイン領域７、ゲ
ート電極４などの寸法は酸化膜２に形成される開
口に依り規制されることになるので、設計上の自
由度が乏しく、また、集積度の向上も余り期待で
きない。
本発明は、レーザ・ビーム（或いは粒子線）を
用いたアニールに依り多結晶シリコンを単結晶シ
リコン化する技術を利用して、ソース及びドレイ
ン領域、ゲート電極などを酸化膜に形成された開
口の寸法に依存することなく任意に形成できるよ
うに、また、集積度を向上できるようにするもの
であり、以下これを詳細に説明する。
用いたアニールに依り多結晶シリコンを単結晶シ
リコン化する技術を利用して、ソース及びドレイ
ン領域、ゲート電極などを酸化膜に形成された開
口の寸法に依存することなく任意に形成できるよ
うに、また、集積度を向上できるようにするもの
であり、以下これを詳細に説明する。
第３図乃至第５図は本発明一実施例を説明する
為の工程要所に於ける半導体装置の要部側断面説
明図であり、次に、これ等の図を参照しつつ記述
する。
為の工程要所に於ける半導体装置の要部側断面説
明図であり、次に、これ等の図を参照しつつ記述
する。
第３図参照
(1) ｐ型シリコン半導体基板１１に例えば熱酸化
法を適用し、酸化膜１２を厚さ例えば１〔μｍ〕
程度に形成する。
法を適用し、酸化膜１２を厚さ例えば１〔μｍ〕
程度に形成する。
(2) フオト・リソグラフイ技術にて酸化膜１２を
パターニングして開口を形成し、その開口内に
基板１１の表面一部が露出される。
パターニングして開口を形成し、その開口内に
基板１１の表面一部が露出される。
(3) 気相エピタキシヤル成長法にてシリコン半導
体層を成長させる。これに依り、前記開口に対
応する部分には単結晶シリコン半導体層１３Ｓ
が形成され、また、酸化膜１２上には多結晶シ
リコン半導体層１３Ｐが形成される。尚、これ
等シリコン半導体層１３Ｓ及び１３Ｐは厚さ例
えば0.5〔μｍ〕程度に形成するものである。
体層を成長させる。これに依り、前記開口に対
応する部分には単結晶シリコン半導体層１３Ｓ
が形成され、また、酸化膜１２上には多結晶シ
リコン半導体層１３Ｐが形成される。尚、これ
等シリコン半導体層１３Ｓ及び１３Ｐは厚さ例
えば0.5〔μｍ〕程度に形成するものである。
第４図参照
(4) 例えば、Ｑスイツチのルビー・レーザ・ビー
ムを３〜４〔ジユール／cm2〕のエネルギで照射
することに依り、単結晶シリコン半導体層１３
Ｓを核として、その周囲に在る多結晶シリコン
半導体層１３Ｐの一部を単結晶化して単結晶シ
リコン半導体層１３Ｓを拡大する。尚、どの程
度の面積を単結晶化するかな任意に選択でき
る。いずれにせよ、単結晶シリコン半導体層１
３Ｓと多結晶シリコン半導体層１３Ｐの接合面
は酸化膜１２上に持ち来たされる。尚、単結晶
化は要すれば全面に亘つて行なつても良いが通
常、その必要は殆んどない。
ムを３〜４〔ジユール／cm2〕のエネルギで照射
することに依り、単結晶シリコン半導体層１３
Ｓを核として、その周囲に在る多結晶シリコン
半導体層１３Ｐの一部を単結晶化して単結晶シ
リコン半導体層１３Ｓを拡大する。尚、どの程
度の面積を単結晶化するかな任意に選択でき
る。いずれにせよ、単結晶シリコン半導体層１
３Ｓと多結晶シリコン半導体層１３Ｐの接合面
は酸化膜１２上に持ち来たされる。尚、単結晶
化は要すれば全面に亘つて行なつても良いが通
常、その必要は殆んどない。
また、前記単結晶化はシリコンを一旦溶融し
てから結晶にするものであるから、その溶けた
シリコンは開口上の凹所に流れ込む為、図に見
られるように、凹凸の差が少なくなつて滑らか
なものとなるので素子形成上から見て極めて好
ましい。即ち、例えば、表面が平坦化されるの
で、配線の段差が小さくなり、また、pn接合
面積も小さくなつて接合容量が小さくなる。
てから結晶にするものであるから、その溶けた
シリコンは開口上の凹所に流れ込む為、図に見
られるように、凹凸の差が少なくなつて滑らか
なものとなるので素子形成上から見て極めて好
ましい。即ち、例えば、表面が平坦化されるの
で、配線の段差が小さくなり、また、pn接合
面積も小さくなつて接合容量が小さくなる。
第５図参照
(5) 例えば窒化シリコン膜をマスクとした選択的
熱酸化法を適用して分離用酸化膜１４を形成す
る。
熱酸化法を適用して分離用酸化膜１４を形成す
る。
(6) 例えば熱酸化法を適用して薄い酸化膜を形成
し、次いで、化学気相成長法を適用して多結晶
シリコン膜を形成する。
し、次いで、化学気相成長法を適用して多結晶
シリコン膜を形成する。
(7) フオト・リソグラフイ技術にて前記多結晶シ
リコン膜及び酸化膜のパターニングを行ない、
シリコン・ゲート電極１５及びゲート酸化膜１
６とする。
リコン膜及び酸化膜のパターニングを行ない、
シリコン・ゲート電極１５及びゲート酸化膜１
６とする。
(8) 例えばイオン注入法を適用して燐イオンの注
入を行ない、n+型ソース領域１７Ｓ及びn+型
ドレイン領域１７Ｄを形成する。この際、シリ
コン・ゲート電極１５にも燐イオンが注入され
る。
入を行ない、n+型ソース領域１７Ｓ及びn+型
ドレイン領域１７Ｄを形成する。この際、シリ
コン・ゲート電極１５にも燐イオンが注入され
る。
(9) この後、通常の技法にて酸化膜の形成、電極
コンタクト窓の形成、電極・配線の形成などを
行ない完成させる。
コンタクト窓の形成、電極・配線の形成などを
行ない完成させる。
以上の説明で判るように、本発明に依れば、単
結晶半導体基板上に開口を有する酸化膜を形成
し、その上に半導体層を形成し、前記開口上に形
成された単結晶半導体層を核としてその周辺に在
る多結晶半導体層をレーザ（或いは荷電粒子）ビ
ーム照射に依るアニーリングで単結晶化し、それ
に依る単結晶半導体層にソース領域、ドレイン領
域など不純物領域を形成するものであり、それ等
を形成する単結晶半導体層は前記絶縁膜に形成さ
れた開口に依存することなくその面積を採ること
ができ、その結果、ソース領域、ドレイン領域、
チヤネル長などの諸寸法を任意に設計し、且つ、
製造することができるとともに集積度を向上する
こともできる。
結晶半導体基板上に開口を有する酸化膜を形成
し、その上に半導体層を形成し、前記開口上に形
成された単結晶半導体層を核としてその周辺に在
る多結晶半導体層をレーザ（或いは荷電粒子）ビ
ーム照射に依るアニーリングで単結晶化し、それ
に依る単結晶半導体層にソース領域、ドレイン領
域など不純物領域を形成するものであり、それ等
を形成する単結晶半導体層は前記絶縁膜に形成さ
れた開口に依存することなくその面積を採ること
ができ、その結果、ソース領域、ドレイン領域、
チヤネル長などの諸寸法を任意に設計し、且つ、
製造することができるとともに集積度を向上する
こともできる。
前記したところの主要点に関して更に具体的に
記述すると、前記のように、レーザ・ビーム等の
エネルギ・ビームを照射して多結晶半導体層の単
結晶化を行う場合、核となる単結晶半導体層が多
結晶半導体層と同一面に存在するので、単結晶化
は横方向に延びるだけで良いから、広範囲の単結
晶化が可能である。また、その単結晶化を行つた
場合、前記絶縁膜に於ける開口の周囲に生成され
る単結晶半導体層は図示されているように薄くな
ることが知られ、従つて、ソース領域及びドレイ
ン領域を形成する為の不純物導入は、その薄い単
結晶半導体層を基準にして実施例することに依
り、ゲート下へのソース領域及びドレイン領域の
侵入を極めて少なくすることが可能になり、しか
も、その単結晶半導体層に一体的に連なる多結晶
半導体層に於いては、その厚さが大であつても、
不純物拡散速度が大であることから絶縁膜表面ま
で良好に不純物到達して充分な低抵抗になるもの
である。
記述すると、前記のように、レーザ・ビーム等の
エネルギ・ビームを照射して多結晶半導体層の単
結晶化を行う場合、核となる単結晶半導体層が多
結晶半導体層と同一面に存在するので、単結晶化
は横方向に延びるだけで良いから、広範囲の単結
晶化が可能である。また、その単結晶化を行つた
場合、前記絶縁膜に於ける開口の周囲に生成され
る単結晶半導体層は図示されているように薄くな
ることが知られ、従つて、ソース領域及びドレイ
ン領域を形成する為の不純物導入は、その薄い単
結晶半導体層を基準にして実施例することに依
り、ゲート下へのソース領域及びドレイン領域の
侵入を極めて少なくすることが可能になり、しか
も、その単結晶半導体層に一体的に連なる多結晶
半導体層に於いては、その厚さが大であつても、
不純物拡散速度が大であることから絶縁膜表面ま
で良好に不純物到達して充分な低抵抗になるもの
である。
第１図及び第２図は従来の装置を製造する場合
を説明する為の工程要所に於ける半導体装置を表
わす要部側断面説明図、第３図乃至第５図は本発
明一実施例を説明する為の工程要所に於ける半導
体装置を表わす要部側断面説明図である。 図に於いて、１１は基板、１２は酸化膜、１３
Ｓは単結晶シリコン半導体層、１３Ｐは多結晶シ
リコン半導体層、１４は酸化膜、１５はゲート電
極、１６はゲート酸化膜、１７Ｓはソース領域、
１７Ｄはドレイン領域である。
を説明する為の工程要所に於ける半導体装置を表
わす要部側断面説明図、第３図乃至第５図は本発
明一実施例を説明する為の工程要所に於ける半導
体装置を表わす要部側断面説明図である。 図に於いて、１１は基板、１２は酸化膜、１３
Ｓは単結晶シリコン半導体層、１３Ｐは多結晶シ
リコン半導体層、１４は酸化膜、１５はゲート電
極、１６はゲート酸化膜、１７Ｓはソース領域、
１７Ｄはドレイン領域である。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の単結晶半導体基板上に選択的に開
口が形成された絶縁膜を形成する工程と、 次いで、前記開口内に単結晶半導体層及び前記
絶縁膜上に多結晶半導体層をそれぞれ同時に形成
する工程と、 次いで、エネルギ・ビームを照射し前記単結晶
半導体層を核としてその周囲に在るソース領域形
成予定部分並びにドレイン領域形成予定部分の前
記多結晶半導体層の一部を該単結晶半導体層と共
に溶融して単結晶化することで該単結晶半導体層
を拡大し前記開口に露出された前記基板の一部表
面上からその周辺の前記絶縁膜上にまで延び且つ
前記開口周辺では他に比較して薄くなされている
単結晶半導体層とすると共にそれに連なる多結晶
半導体層をそのまま残す工程と、 次いで、前記開口に対向する該単結晶半導体層
部分上にゲート長方向の両端が前記絶縁膜上の該
単結晶半導体層上に位置するようゲート絶縁膜及
びゲート電極を形成する工程と、 次いで、該ゲート電極などをマスクとし且つ前
記絶縁膜上に延びて前記開口周辺では他に比較し
て薄くなされている単結晶半導体層及び前記多結
晶半導体層に対しその薄くなつている部分の厚さ
を基準として底面が該絶縁膜に接し且つpn接合
のエツジが該絶縁膜上に位置するようソース領域
及びドレイン領域を形成する為の反対導電型不純
物を導入する工程とが含まれてなることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10543080A JPS5730372A (en) | 1980-07-31 | 1980-07-31 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10543080A JPS5730372A (en) | 1980-07-31 | 1980-07-31 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5730372A JPS5730372A (en) | 1982-02-18 |
| JPH0147022B2 true JPH0147022B2 (ja) | 1989-10-12 |
Family
ID=14407374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10543080A Granted JPS5730372A (en) | 1980-07-31 | 1980-07-31 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5730372A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772380A (en) * | 1980-10-24 | 1982-05-06 | Seiko Epson Corp | Mis type semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687361A (en) * | 1979-12-19 | 1981-07-15 | Hitachi Ltd | Semiconductor device and its manufacture |
-
1980
- 1980-07-31 JP JP10543080A patent/JPS5730372A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5730372A (en) | 1982-02-18 |
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